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인텔 "1.8나노급 18A 공정, 성능 25% ↑ 소비전력 36% ↓"

인텔은 최근 진행된 연례 글로벌 반도체 학회 'VLSI 심포지엄'에서 올 연말부터 대량생산에 들어갈 1.8나노급 '인텔 18A'(Intel 18A) 공정 개선 사항을 공개했다. 인텔 18A 공정은 극자외선(EUV)을 활용하는 인텔 세 번째 공정이며(상용화 기준) 2021년 팻 겔싱어 전임 인텔 CEO 아래 만들어진 '4년 내 5개 공정'(5N4Y) 로드맵의 마지막 단계에 해당한다. 인텔 18A는 공정 미세화 기술 이외에 차세대 트랜지스터 구조 '리본펫'(RibbonFET), 반도체 후면 전력 전달 기술(BSPDN) '파워비아'(PowerVia)를 모두 투입한다. 이를 통해 인텔 3 공정 대비 전력소모와 성능, 면적(PPA)에서 상당한 개선을 거뒀다는 것이 인텔 설명이다. PC부터 데이터센터까지 다양한 용도 겨냥 인텔 18A는 일반 PC부터 서버, 데이터센터까지 폭 넓은 제품을 생산할 수 있도록 설계됐다. 고객사는 높이 180nm(나노미터)인 고성능(HP) 라이브러리, 저전력 용도에 최적화된 높이 160nm 고밀도(HD) 등 두 가지 라이브러리 중 하나를 선택할 수 있다. 인텔은 VLSI 심포지엄에 제출한 논문에서 "180nm HD 라이브러리를 활용해 만든 Arm IP 기반 표준 코어로 테스트할 경우 인텔 18A 공정은 인텔 3 공정 대비 작동 전압 상승 없이 최대 25% 성능이 향상됐다"고 밝혔다. 또 "1.1V 전압을 투입한 상태에서 같은 작동 클록으로 구동하면 인텔 18A는 인텔 3 대비 전력 소모가 36% 감소하며, 전압을 0.75V로 내리면 속도는 18% 늘어나며 전력 소모는 38% 감소한다"고 설명했다. 새 트랜지스터·파워비아로 전력소모·면적 절감 인텔 18A에는 게이트 올 어라운드(GAA) 방식 새로운 트랜지스터 구조인 리본펫을 적용했다. 지금까지 쓰던 트랜지스터는 전류가 흐르는 핀을 평면으로 배치하지만 리본펫은 핀을 수직으로 쌓아 올리기 때문에 트랜지스터 당 면적을 줄일 수 있다. 인텔 자체 조사에 따르면 인텔 18A 공정은 인텔 3 대비 차지하는 면적을 28% 가량 줄였다. 이는 과거 대비 같은 면적에 더 많은 트랜지스터를 넣어 성능을 향상시킬 수 있다는 것을 의미한다. 트랜지스터 밀도를 끌어올리는 데는 후면 전력 전달 기술인 '파워비아'도 기여했다. 반도체를 구성하는 다이 뒤로 직접 전력을 전달해 인텔 3 공정 대비 트랜지스터 밀도를 10% 더 늘어나게 했다. 인텔은 2023년 6월 '파워비아'(PowerVia) 구현 관련 발표 당시 "기존 공정 대비 트랜지스터의 특성과 안정성 기준, 발열 기준도 충족했다"고 밝혔다. 인텔은 "섭씨 110도, 습도 85%도 환경에서 275시간 구동하는 테스트는 물론, 165도 환경에서 1천시간 구동, 영하 55도에서 125도까지 고온과 저온을 오가는 테스트를 750번 반복해도 고장난 시제품이 없었다"고 설명했다. 인텔 18A, 올 연말 출시 '팬서레이크'부터 적용 인텔은 인텔 18A의 선행 공정인 2나노급 '인텔 20A' 개발을 모두 마쳤지만 지난 해 9월 비용 절감 등을 이유로 양산은 중지했다. 당시 관련 업계는 인텔 20A 대신 대만 TSMC N3B 공정을 활용하는 선택으로 약 5억 달러(약 6천818억원) 가량을 절감한 것으로 추측했다. 당시 벤 셀(Ben Sell) 인텔 기술개발 부사장은 "인텔 18A로 가는 여정은 인텔 20A에서 얻은 지식을 기초로 했다. 인텔 20A를 이용해 무어의 법칙을 발전시키는 데 중요한 새로운 기술과 소재, 트랜지스터 구조를 연구할 수 있었다"고 밝혔다. 인텔 18A 공정은 올 연말 출시될 모바일(노트북)용 프로세서 '팬서레이크'(Panther Lake)를 시작으로 고효율·저전력 E코어만 모은 서버용 프로세서 '클리어워터 포레스트' 등 생산에도 활용할 예정이다. 지난 1월에는 인텔 18A 공정에서 생산된 팬서레이크 시제품 탑재 노트북이 공개됐고 5월 '컴퓨텍스 타이베이 2025' 기간 중 팬서레이크 시제품이 일반에 공개됐다. 인텔 프로덕트 그룹 이외에 일부 외부 고객사도 인텔 18A에서 제품을 생산 예정이다.

2025.06.24 15:39권봉석

SK하이닉스, 10나노급 이하 D램 미래 기술 로드맵 공개

SK하이닉스가 일본 교토에서 8일부터 12일까지 진행되는 'IEEE VLSI 심포지엄 2025'을 열고 향후 회사의 30년을 이끌 차세대 D램 기술 로드맵을 공식 발표했다고 10일 밝혔다. IEEE VLSI 심포지엄은 반도체 회로 및 공정 기술 분야에서 세계 최고 권위를 인정받는 학술대회다. 매년 미국과 일본에서 번갈아 개최되며 차세대 반도체, AI 칩, 메모리, 패키징 등 최첨단 연구 성과가 발표된다. 차선용 SK하이닉스 미래기술연구원장(CTO)은 10일 행사 3일차 기조연설에서 '지속가능한 미래를 위한 D램 기술의 혁신 주도(Driving Innovation in DRAM Technology: Towards a Sustainable Future)'를 주제로 발표를 진행했다. 차 CTO는 "현재 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다"며 "이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F 스퀘어 VG(수직 게이트) 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다"고 밝혔다. 4F 스퀘어 VG 플랫폼은 D램의 셀 면적을 최소화하고, 수직 게이트(Gate) 구조를 통해 고집적·고속·저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다. 기존 D램은 단일 셀의 면적이 6F(2F x 3F)였으나, 4F(2F x 2F)는 이보다 작은 면적으로 집적도 향상에 유리하다. VG는 D램에서 트랜지스터의 스위치 역할을 하는 게이트(Gate)를 수직으로 세우고 그 주위를 채널이 감싸고 있는 구조다. 기존에는 게이트가 채널 위에 수평으로 눕혀져 있는 평면구조였다. 차 CTO는 4F 스퀘어 VG와 함께 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 3D D램은 셀 자체를 수직으로 적층하는 기술이다. 업계에서는 이 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 관측이 있지만, SK하이닉스는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침이다. 또한 회사는 핵심 소재와 D램 구성 요소 전반에 대한 기술 고도화를 추진해 새로운 성장 동력을 확보하고, 이를 통해 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축하겠다는 계획도 공개했다. 차 CTO는 “2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다"며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 밝혔다. 한편 행사 마지막 날인 12일에는 박주동 SK하이닉스 부사장(차세대D램 TF 담당)이 발표자로 나선다. 이 자리에서 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과도 공개할 예정이다.

2025.06.10 10:02장경윤

TSMC, 인텔과 합작 부인... 인텔, '18A 공정'에 사활 건다

도널드 트럼프 2기 행정부 출범 이후 계속해서 흘러 나왔던 인텔-TSMC 합작법인(JV) 관련 루머가 TSMC의 부인으로 일단락됐다. TSMC는 최근 실적발표를 통해 인텔 파운드리 사업 투자, 기술 이전 등 그동안 나온 루머를 전면 부정했다. 인텔은 지난 해 이후 반도체 생산시설 신규투자로 인한 적자를 감수하며 하반기부터 생산에 들어갈 인텔 18A(Intel 18A) 공정에 명운을 걸고 투자중이다. 올 하반기에서 연말에 걸쳐 생산을 시작할 이 공정은 향후 인텔 파운드리, 인텔 프로덕트 등 양대 그룹의 미래에도 큰 영향을 미칠 전망이다. 최근 공개된 VLSI 심포지엄의 논문 초록에 따르면, 인텔 18A 공정은 '인텔 3'(Intel 3) 대비 밀도와 성능, 전력 소모 등에서 상당한 개선을 거뒀다. 2월 초부터 인텔-TSMC 협력안 부상 대만 디지타임스, 미국 CNBC와 디인포메이션 등 양국 IT·경제 매체에 따르면, 지난 1월 말 출범한 도널드 트럼프 2기 행정부는 대만 TSMC에 미국 내 반도체 생산 강화를 요구하며 여러 가지 방안을 제시했다. 미국 정부는 2월 중순 TSMC 경영진과 회동에서 ▲ 미국 내 첨단 반도체 패키징 시설 구축 ▲ 인텔 파운드리 사업에 공동 투자와 기술 이전 ▲ 미국 내 반도체 생산 물량 패키징을 인텔에 위탁 등 3가지 방안을 제시했다. 이달 초에는 미국 디인포메이션이 "양사가 미국 내 인텔 반도체 생산시설을 공동 운영할 합작법인(JV) 설립을 위한 잠정 합의에 도달했다"고 보도하기도 했다. 당시 양사는 디인포메이션 보도에 대해 어떤 반응도 내놓지 않았다. TSMC, 실적 발표서 "JV 투자 논의 없다" 부정 디인포메이션은 당시 "양사가 JV를 구성 후 TSMC가 지분 중 20%를 확보하고 TSMC는 직접적인 자본 투자 대신 반도체 제조 기술과 노하우를 인텔 파운드리에 제공하는 안이 유력하다"며 "백악관과 상무부가 상당한 영향력을 행사했다"고 설명했다. 그러나 TSMC는 지난 주 실적 발표에서 두 달간 이어진 루머를 전면 부정했다. TSMC는 특정 회사 이름을 언급하지 않았지만 "반도체 JV 투자에 대해 어떤 논의도 진행하지 않고 있다"고 선을 그었다. 이는 이미 어느 정도 예견된 상황이었다. 반도체 업계 전문가들은 두 기업의 경영 방식, 인력 구성, 기술 로드맵 계획 등 기본적인 요소들이 너무나 상이하여 통합이 쉽지 않을 것이라는 분석을 내놓고 있었다. ■ 인텔, 5N4Y 로드맵 마지막 단계 '인텔 18A' 주력 합작 논의가 무산된 가운데, 인텔은 올 하반기 양산을 목표로 개발중인 1.8나노급 인텔 18A(Intel 18A) 공정에 모든 역량을 집중하고 있다. 인텔 18A는 2021년 팻 겔싱어 전 CEO 취임 이후 내세운 '4년 동안 5개 공정 실현'(5N4Y) 로드맵의 가장 마지막에 있는 공정이다. 차세대 트랜지스터 구조 '리본펫'(RibbonFET), 반도체 후면 전력 전달 기술(BSPDN) '파워비아'(PowerVia)를 모두 투입한다. 내년 생산될 PC용 프로세서 '팬서레이크'(Panther Lake), 서버용 프로세서 '클리어워터 포레스트' 모두 인텔 18A에서 생산된다. 이미 지난 해에는 공정에서 생산한 칩 시제품이 윈도 운영체제 부팅에 성공했다. 6월 VLSI 행사서 인텔 18A 공정 논문 공개 예정 인텔은 오는 6월 진행될 반도체 업계 학술행사인 'IEEE VLSI(초고밀도 집적회로)' 심포지엄에서 인텔 18A 공정의 향상 수준을 공개할 예정이다. 최근 공개된 VLSI 심포지엄의 논문 초록에 따르면, 인텔 18A 공정은 극자외선(EUV)을 활용한 두 번째 인텔 공정인 '인텔 3'(Intel 3) 대비 밀도와 성능, 전력 소모 등에서 상당한 개선을 거뒀다. 인텔이 제출한 논문에 따르면 표준 Arm IP 기반 코어를 기준으로 시험한 결과 1.1V 전압에서 인텔 3 생산 제품 대비 25% 더 빠른 속도와 36%의 전력 소비 감소를 보였다. 인텔 18A 기반 타사 반도체 논문도 공개 예정 지난 3월 취임한 립부 탄 인텔 CEO는 지난 달 말 '인텔 비전' 행사에서 "인텔 18A 공정 안착을 위해 팬서레이크, 클리어워터 포레스트 등 자체 제품 이외에 두세 개의 매우 중요한 고객이 필요하다"고 밝힌 바 있다. 인텔은 VLSI 심포지엄에서 알파웨이브 세미, 애플, 엔비디아 관계자와 함께 인텔 18A 양산 공정에서 반도체 후면 전력 전달 기술 '파워비아'를 결합해 생산된 PAM(진폭변조)-4 전송 반도체 관련 논문도 공개 예정이다. 인텔 18A 공정 안착 여부는 인텔의 향후 전략에도 큰 영향을 미칠 것으로 보인다. 인텔은 이달 말 열리는 행사 '인텔 파운드리 다이렉트 커넥트'에서도 향후 파운드리 전략과 진척 상황, 로드맵 등을 공개 예정이다.

2025.04.22 16:19권봉석

카이스트-삼성, AI 시대 'PIM 반도체' 상용화 9부능선 넘었다

"올해 세계적인 학술대회에 차세대 PIM 반도체 개발 관련 논문을 게재했습니다. 삼성전자와 협력했죠. 해당 칩은 일반 D램과 동일한 셀 구조를 가진 것이 특징으로, PIM 반도체 상용화를 위한 기술적 진보를 이뤘다는 점에서 상당히 의미가 큽니다." 유회준 PIM반도체설계연구센터장은 9일 대전 카이스트(KAIST) 본원 KI빌딩에서 기자들과 만나 PIM 반도체 연구개발 및 상용화 현황에 대해 이같이 밝혔다. PIM은 메모리반도체에서 자체적으로 데이터 연산 기능을 처리할 수 있도록 만든 반도체다. 저장은 메모리가, 연산은 CPU·GPU 등 시스템반도체가 각각 담당하던 기존 방식 대비 데이터 처리 속도 및 전력 효율성이 뛰어나다. 메모리와 시스템반도체 간 데이터를 주고받는 과정을 생략할 수 있기 때문이다. 이 같은 장점 덕분에 PIM은 고용량 데이터 처리가 필요한 AI 산업에서 강력한 수요를 보일 것으로 기대된다. PIM반도체설계연구센터 역시 AI 시대를 겨냥해 PIM 반도체를 자체 개발해 왔다. 대표적인 제품이 '다이나플라지아(DynaPlasia)'다. 지난해 3월 개발된 이 칩은 아날로그형 D램-PIM 기반 AI 반도체로, 3개의 트랜지스터와 2개의 캐패시터로 구성된 셀 구조를 갖추고 있다. 또한 다이나플라지아는 메모리 셀 내부에 연산기를 집적하고, 높은 병렬성과 에너지 효율의 아날로그 연산 방식을 이용해 칩의 집적도와 연산 기능을 획기적으로 향상시켰다. 실제로 PIM반도체설계연구센터는 해당 칩을 통한 벤치마크 테스트에서 기존 반도체 구조 대비 2배 이상의 성능을 구현하는 데 성공했다. 다만 PIM 반도체가 실제로 상용화되기 위해서는 여전히 많은 과제들이 남은 상황이다. 시장 수요와 관련 생태계 구축 등이 미흡한 것도 있으나, 셀 구조가 일반 D램과 다르다는 점도 한몫을 했다. 셀은 데이터를 저장하기 위한 최소 단위다. 일반적인 D램의 셀은 각각 하나의 트랜지스터와 커패시터로 구성된다. 다이나플라지아도 이미 하드웨어 구조를 상당 부분 최적화한 칩이지만, 구조가 다르다는 한계는 여전하다. PIM반도체설계연구센터는 이를 극복하고자 새로운 D램-PIM 기반 AI 반도체를 개발했다. 모델명은 '다이아몬드(Dyamond)'로, 삼성전자와 협력해 지난 6월 세계적인 반도체 학술대회 'VLSI 2024'에 관련 논문을 등록하는 데 성공했다. 다이아몬드는 28나노미터(nm) CMOS 공정으로 제작됐으며, 칩 면적 6.48제곱밀리미터의 27Mb(메가비트) D램을 채용했다. 이전 다이나플라지아 대비 메모리 밀도는 8배, 메모리 용량은 3배 개선됐으며, 여러 AI모델(ResNet, BERT, GPT-2)에서 최대 27.2 TOPS/W의 뛰어난 에너지 효율을 달성했다. 무엇보다 다이아몬드는 D램 셀 구조가 일반 제품과 동일하게 트랜지스터 1개, 캐패시터 1개(1T1C)로 구성됐다는 특징을 가진다. 유회준 센터장은 "일반적인 D램과 셀 구조가 같기 때문에, 다이아몬드는 PIM 반도체 상용화에 있어 상당히 큰 의미를 가진다"며 "공정 난이도도 높지 않기 때문에 시장 수요가 확대된다면 곧바로 시장 진입이 가능해질 것"이라고 설명했다. 유회준 센터장이 보는 PIM 반도체 시장의 개화기는 머지 않았다. 유회준 센터장은 "PIM 반도체의 가장 유망한 적용처는 온디바이스AI로, 기존 반도체 대비 더 높은 에너지 효율성이 요구되기 때문"이라며 "온디바이스AI가 이미 실생활에 적용되기 시작한 만큼 엔비디아 중심의 AI반도체 시장도 급격히 변화할 수 있다"고 밝혔다. 한편 PIM반도체설계연구센터는 국내 PIM 반도체 기술력 강화와 산학연 협력 체계 구축을 위해 지난 2022년 개소됐다. 센터 규모는 약 25명으로, 유회준 센터장과 초빙교수 2명이 주축을 이루고 있다. PIM반도체설계연구센터의 핵심 목표는 PIM 반도체 개발 외에도 PIM과 관련한 IP(설계자산) 구축, 팹리스·벤처캐피탈 등 관련 생태계 구축, 인력 양성 등이 있다. 이외에도 3D 렌더링용 AI 반도체인 '메타브레인(MetaVRain)', 고효율 AI 기능 처리를 위한 상보형-심층신경망(C-DNN) 등도 개발하고 있다. 유회준 센터장은 "센터 개소 이후 PIM 반도체 칩이 원활하게 개발되고 있고, 삼성전자·SK하이닉스와의 협업도 잘 진행되고 있다"며 "IP 데이터베이스 구축과 PIM 반도체의 설계 및 검증을 위한 슈퍼컴퓨터 도입도 현재 진행중인 상황"이라고 말했다.

2024.08.11 09:00장경윤