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'P형반도체'통합검색 결과 입니다. (2건)

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KAIST, 차세대 반도체 소자 개발…성능 획기적 개선

실리콘 반도체 대비 성능을 획기적으로 개선한 차세대 반도체 소자가 개발됐다. KAIST는 전기및전자공학부 이가영 교수 연구팀이 나노 반도체 인듐 셀레나이드(InSe) 기반의 혁신적인 양극성 다기능 트랜지스터를 개발했다고 30일 밝혔다. 인듐 셀레나이드는 실리콘 반도체보다 전자 이동도가 뛰어나고 포화 속도가 두 배 이상 빠른 장점을 갖는다. 그러나 주로 N형 반도체로만 사용됐다. P형 반도체 및 상보적 회로 구현에 필요한 양(Positive)) 전하를 띄는 정공을 유도하기 어렵기 때문이다. 연구팀은 이를 N형과 P형 트랜지스터에 모두 적용하기 위해 소자 구조를 새로 설계했다. 인듐 셀레나이드 하부에 전극을 배치하고 금속-반도체 접합 특성을 개선, 전자와 정공이 선택적으로 흐를 수 있는 양극성 특성을 구현했다. 이같은 설계 결과 N형 및 P형 전류 꺼짐/켜짐 비가 모두 10의 9승(10억) 이상에 달하는 성능을 기록했다. 실리콘 반도체 소자는 일반적으로 10의8승 이하 꺼짐/켜짐 비의 단극성을 띤다. N형과 P형 구동이 동시에 가능한 양극성 2차원 반도체의 경우도 N형과 P형 꺼짐/켜짐 비가 동시에 10의 8승 이상인 경우는 없었다. 이가영 교수는 “다기능 소자들은 일반적으로 복잡한 공정 과정과 구조를 요구해 제작과 집적에 어려움이 있다"며 "이번 연구에서는 간단한 부분 게이트 구조를 도입해 하나의 소자에서 다양한 기능을 구현할 수 있는 다기능 소자를 제작하는 데 성공했다”고 말했다. 이 교수는 “이 기술은 공정 효율성을 높이고 회로 설계 유연성 향상에 기여할 것"이라며 "인듐 셀레나이드를 기반으로 한 P형 응용 가능성을 새롭게 밝혀, 궁극적으로는 상보적 다기능 시스템으로서의 활용 가능성을 열었다"고 덧붙였다. 이 연구에는 KAIST 전기및전자공학부 김민수 석박통합과정, 염동주 석사과정, 석용욱 박사과정 연구생이 공동 제1 저자로 참여했다. 한국기초과학지원연구원 국가연구시설장비진흥센터, 한국연구재단 우수연구사업, KAIST 도약연구(UP) 사업, 그리고 삼성전자 지원을 받았다. 연구결과는 나노 물리 분야 국제 학술지 '나노 레터스(Nano Letters)'에 표지 논문으로 게재됐다.

2024.12.30 21:04박희범

ETRI, 차세대 반도체 소자 개발..."상용화 5~6년 예상"

국내 연구진이 차세대 반도체 소자로 주목받는 p형 반도체 소재와 박막 트랜지스터 개발에 성공했다. 한국전자통신연구원(ETRI)은 상온증착에 공정이 단순한 p형 Se-Te(셀레늄-텔레늄) 합금 트랜지스터를 개발했다고 23일 밝혔다. ETRI는 n형 트랜지스터의 문턱전압을 체계적으로 조절할 수 있는 기술도 개발했다. 문턱전압은 전류가 흐르지 않던 상태에서 전류가 흐르는 상태로 반전되는 시점의 전압을 말한다. 플렉시블전자소자연구실 남수지 기술총괄(논문 주저자)은 "우선 대면적으로 갈 수 있다는 사실을 확인한 상태"라며 "팹공정 적용 가능성도 확인했다"고 설명했다. 남 기술총괄은 "특히, 기존 공정과 호환된다는 점이 강점"이라며 "5~6년 이내 상용화가 가능할 것"으로 예측했다. 현재 디스플레이 분야에서 널리 쓰는 소재는 인듐갈륨아연산화물(IGZO) 기반의 n형 산화물 반도체이다. 최근 고해상도 디스플레이, 특히 SHV급(8Kⅹ4K)급 해상도에서 240㎐ 이상의 주사율이 요구되면서 p형 반도체 개발에 관심이 높다. 그러나 p형은 제조비용이 많이 들고, 기판 크기에 한계가 있다. 이 문제를 ETRI 연구진이 풀고 있다. Te에 Se을 첨가하는 방법으로 채널층 결정화 온도를 높였다. 상온에서 비정질 박막을 증착한 후 후속 열처리로 p형 반도체를 완성했다. 남수지 기술총괄은 "이동도 개선과 기존 트랜지스터 대비 높은 온·오프라인 전류비 특성을 확보했다"며 "특히 300℃ 이하의 공정으로도 안정적으로 작동한다"고 설명했다. 플렉시블전자소자연구실 조성행 책임연구원은 “OLED TV와 확장현실(XR) 기기 등 차세대 디스플레이 분야와 초저전력 상보형금속산화 반도체(CMOS) 회로 및 DRAM 메모리 연구 등에 폭넓게 활용될 수 있을 것"으로 기대했다. 다만, 이 기술 개발에 참여하지 않은 KAIST 반도체 전문가는 "300℃ 이하 공정에서 작동한다는 점은 장점으로 평가한다"면서도 "디스플레이에 쓰기 위해서는 수율이 나와야하고, 패널 데모는 해봐야 양산성이나 생산성이 체크될 것"이라고 말했다. "기초연구로서의 가능성"에 무게를 실은 그는 "3D 적층을 위해서는 기존 실리콘 공정과의 정합성을 따져보는 등 더 연구가 필요해 보인다"고 언급했다. 한편 이 연구는 △국가과학기술연구회 창의형 융합연구사업 △산업통상자원부 산업기술 챌린지트랙 △ETRI 차세대주역신진연구사업의 지원을 받았다. 논문 주저자는 모두 3명으로 남수지 기술총괄 외에 최경희 박사, 한정훈 박사과정학생 등이 있다.

2024.07.23 13:11박희범

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