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반도체 키운다더니…30년 인력 요람 IDEC 예산 40% 삭감

국내 시스템 반도체 설계인력 양성 중추이자 '석·박사 요람' 역할을 해온 반도체설계교육센터(IDEC)가 정부 지원 감소로 흔들리고 있다. 정부가 연일 반도체 인재 육성의 시급성을 외치며 신규 프로그램들을 쏟아내지만, 지난 30년간 검증된 핵심 인프라인 IDEC 예산이 크게 줄면서 오히려 대학 연구실이 설계연구 공백과 각자도생 위기로 내몰리고 있다는 우려가 높다. 석·박사 요람 IDEC의 비명…EDA 툴 유료화에 TSMC 공정 막혀 13일 반도체 학계·업계에 따르면 IDEC의 올해 사업 예산은 전년비 40% 급감했다. IDEC은 국내 반도체 석·박사급 설계인력을 키워내는 대표적인 교육·연구 지원기관이다. 지난 30여 년간 국내 시스템 반도체 인력 공급 중추 역할을 담당해 왔다. 글로벌 선단 공정 설계경험의 핵심축이었던 대만 TSMC 파운드리 연계 사업도 가로막혔다. IDEC은 예산 부족을 이유로 기존에 연간 70개 규모로 지원했던 TSMC 공정 활용 다중프로젝트웨이퍼(MPW) 지원 사업을 올해 전면 중단했다. 글로벌 시장에서 가장 널리 쓰이는 파운드리 공정을 대학원생이 아예 밟아보지도 못하고 졸업해야 하는 처지에 놓인 셈이다. 예산 감축 원인은 신규 단기 과제 증가가 지목된다. 반도체 인재들에 대한 수요가 급증하며, 인재 양성을 위한 여러 부처의 신규 과제가 양산되고 있다. IDEC 관계자는 "최근 반도체 인력 수요가 급증하면서 교육부, 산자부 등 부처마다 단기 교육 프로그램이나 특화 사업을 신설하고 있다"며 "한정된 예산이 쪼개져, IDEC 예산이 오히려 깎였다"고 설명했다. 실제로 대학과 기업이 단기 집중 교육을 운영하는 '첨단산업 인재양성 부트캠프' 참여 학교만 해도 지난 2024년 32개교에서 2026년 88개교로 2년 만에 2.7배 이상 급증했다. 대한상공회의소, 한국반도체산업협회, 한국팹리스산업협회 등에서 저마다 반도체 인력양성 프로그램을 쏟아내고 있다. 예산 삭감 부작용은 고스란히 대학 연구실 부담으로 전가되고 있다. 개별 연구실 단위로는 구매가 불가능에 가까울 정도로 고가인 전자설계자동화(EDA) 툴 무상 보급체계가 흔들리기 시작했다. IDEC은 부족한 예산을 메우기 위해 기존에 전액 무상으로 지원하던 EDA 툴 중 일부를 유료로 전환했다. 각 대학 연구실이 보유한 자체 연구비를 쪼개 일부 툴을 공동 구매하는 방식으로 구조가 바뀐 것이다. 전국서 벤치마킹해 간 '동탄 IDEC'마저 내년 사라질 위기 문제는 대전 본원 예산 삭감에 그치지 않고, IDEC 동탄교육장마저 사라질 위기에 처했다는 점이다. IDEC 동탄교육장은 실무인재 양성을 목적으로 시작한 IDEC의 핵심 사업이다. 출범 후, 타 기관에서 설계인력 양성 모델을 구축할 때 가장 먼저 찾아 참고할 만큼 성공적인 모델로 꼽힌다. 최근 진행된 다른 반도체 인력 프로그램 강사들조차 수강생들에게 "설계 교육은 동탄 IDEC에서 받는 것이 가장 좋다"고 추천할 정도로 국내 업계와 학계가 인정하는 독보적 실효성을 입증해 왔다. 그러나 정부가 한정된 예산을 두고 국책연구기관이나 유관 협회 등에 '유사 사업'을 난립시키면서 동탄 IDEC도 직격탄을 맞았다. IDEC 관계자는 "동탄 사업은 처음 생길 때만 해도 타 도시에서 벤치마킹할 정도로 독보적이었는데, 최근 유사한 사업들이 우후죽순 생기면서 결국 내년에 사업이 없어질 위기"라며 "기존에 잘하고 있던 사업을 밀어주는 게 가장 좋은데, 검증되지 않은 신규 기관들에 예산을 쪼개주는 방식이 투입 대비 얼마나 효과를 낼지 모르겠다"고 씁쓸함을 토로했다.

2026.07.13 17:46전화평 기자

K-시스템반도체 인재 요람 'IDEC 콩그레스 2026' 개최

[대전=전화평 기자] 국내 시스템 반도체 설계 인재 양성의 중추인 반도체설계교육센터(IDEC)가 올 한 해 일군 연구개발(R&D) 성과를 공유하는 자리를 마련했다. 글로벌 인공지능(AI) 반도체 패권 전쟁을 헤쳐 나갈 설계 인재 양성 요람으로서 K-반도체 기초 체력을 보여준 것이다. 다만 대외 호황 속에서도 정부의 예산 삭감으로 현장 인프라 운영에 적지 않은 애로사항을 겪고 있는 것으로 나타났다. IDEC은 2일 대전 카이스트(KAIST)에서 전국 반도체 학계 교수 및 학생들을 온·오프라인으로 초청해 'IDEC 콩그레스 2026'을 개최했다. 올해로 설립 31년 차를 맞은 IDEC은 산업통상부와 국내 주요 반도체 기업의 협력으로 구축한 설계 인재 양성 요람이다. 현재 본원을 중심으로 전국 6개 지역 캠퍼스(지역센터)를 운영 중이다. 국내 74개 대학, 460여 명 교수진이 참여해 매년 3000명의 석·박사 과정 학생들에게 첨단 설계 인프라를 제공하고 있다. 박인철 IDEC 소장(카이스트 전기및전자공학부 교수)은 지난해 성과를 공개했다. IDEC은 지난해에만 전국 대학원생을 대상으로 총 323개의 반도체 칩 제작(MPW)을 지원했다. 개별 구매 시 수천만 원에서 수십억 원에 달하는 전자설계자동화(EDA) 툴을 총 5400여 카피(copy) 이상 안정적으로 보급했다. 연간 1474건에 달하는 전문 교육 강좌를 개설해 총 5500여 명의 학생들이 설계 직무 교육을 이수했다. 취업 경쟁력 강화를 위한 '학부생 설계 인증 과목 제도'에는 카이스트를 포함한 전국 37개 대학(89개 과목)이 참여하고 있다. 지난해에만 학부생들을 대상으로 약 900개의 이수 증명서가 발급돼 실전형 인재 배출에 기여하고 있다. 학부생 설계 동아리를 중심으로 진행하는 '시스템 반도체 설계 챌린지'에는 지난해 84개 팀이 참여해 4.7대 1 경쟁률 속에서 산업통상부 장관상 등을 주요 상을 수여했다. 올해 콩그레스에서 가장 주목받은 핵심 화두는 '삼성전자 14나노미터(10억분의 1m) 핀펫(FinFET) 공정'의 본격 도입이다. IDEC은 지난 2019년 28나노 공정 지원을 시작으로 삼성 파운드리와 협력을 고도화해 왔다. 올해 공식적으로 첨단 14나노 공정을 설계 환경에 추가했다. 14나노 공정은 '국가핵심기술'로 지정돼 있어 대학 연구실 단위 접근이 까다로운 분야다. IDEC은 삼성이 요구하는 철저한 보안 규정을 준수하는 전용 클라우드 설계 인프라를 독자 구축했다. 대학별 분산 설계를 위해 대당 1억 원에 달하는 독립 클라우드 서버 48대를 마련했다. 외부 기술 유출을 차단하는 무단 이동 방지 보안 프로그램과 AI 기반 카메라 감지 시스템까지 갖췄다. 공정 이용 조건도 엄격하게 관리된다. 기술 보호를 위해 외국인 학생의 참여는 전면 제한되고, 학생들이 설계한 칩은 수령 후 6개월 이내에 지도교수 책임하에 전량 반납해야 한다. 박 소장은 "까다로운 보안 조건 속에서도 올해 48개 팀의 지원 수요가 거의 만석에 이를 정도로 첨단 공정에 대한 대학 현장 수요가 폭발적이다"라고 설명했다. 다만, 학계의 고군분투 속에서도 예산 축소에 따른 사업 운영의 애로사항은 과제로 지적됐다. 올해 IDEC 본 센터 예산이 전년비 40% 감소해 기존에 연간 70개 규모로 지원되던 대만 TSMC 공정 연계 MPW 지원 사업이 중단됐고, 전체적인 대학 지원 칩 수도 올해 258개 수준으로 축소 운영된다. 박 소장은 "반도체 설계 교육은 단순히 강의실에서 이론을 가르치는 것을 넘어, 고가의 EDA 툴과 파운드리 공정을 끊임없이 연계해야 하는 거대한 인프라 사업"이라며, "K-반도체의 글로벌 설계 경쟁력을 유지하기 위해서는 단기 정책 기조나 예산 변동에 흔들리지 않는 정부와 산업계의 뚝심 있는 장기 지원이 시급하다"고 강조했다.

2026.07.02 18:36전화평 기자

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