SK하이닉스, HBM4 '성능 점프' 비책 짰다…新패키징 기술 도입 추진
차세대 고대역폭메모리 HBM4 시장을 놓고 삼성전자와 SK하이닉스 간 주도권 경쟁이 치열합니다. AI 시대의 핵심 인프라로 성장한 HBM4는 글로벌 메모리 1위 자리를 놓고 벌이는 삼성과 SK의 자존심이 걸린 한판 승부이자 대한민국 경제의 미래이기도 합니다. HBM4 시장을 기점으로 차세대 메모리 기술은 물론 공급망까지 두 회사의 미래 AI 비전이 완전히 다른 양상으로 흘러갈 수 있기 때문입니다. 지디넷코리아가 창과 방패의 싸움에 비유되는 삼성과 SK 간 치밀한 AI 메모리 전략을 4회에 걸쳐 진단해 봅니다. (편집자주) SK하이닉스가 고대역폭메모리(HBM)용 패키징 기술 변혁을 꾀한다. 대대적인 공정 전환 없이 HBM의 안정성과 성능을 강화할 수 있는 기술을 고안해, 현재 검증을 진행 중인 것으로 파악됐다. 실제 상용화가 이뤄지는 경우, 엔비디아가 요구하는 HBM4(6세대)의 최고 성능 달성은 물론 차세대 제품에서의 성능 강화도 한층 수월해질 것으로 예상된다. 이에 해당 기술의 성패에 업계의 이목이 쏠린다. 3일 지디넷코리아 취재를 종합하면 SK하이닉스는 HBM 성능 강화를 위한 새로운 패키징 기술 적용을 추진하고 있다. HBM은 여러 개의 D램을 수직으로 적층한 뒤, 실리콘관통전극(TSV)를 뚫어 연결한 메모리다. 각 D램은 미세한 돌기의 마이크로 범프를 접합해 붙인다. HBM4의 경우 12단 적층 제품부터 상용화된다. SK하이닉스는 현재 HBM4의 초도 양산을 시작했다. HBM4의 리드타임(제품 양산, 공급에 필요한 전체 시간)이 6개월 내외인 만큼, 엔비디아와의 공식적인 퀄(품질) 테스트 마무리에 앞서 선제적으로 제품을 양산하는 개념이다. HBM4 공급은 문제 없지만…최고 성능 구현 고심 그간 업계에서는 SK하이닉스 HBM4의 성능 및 안정성 저하를 우려해 왔다. 엔비디아가 HBM4의 최대 성능(핀 당 속도)을 당초 제품 표준인 8Gbps를 크게 상회하는 11.7Gbps까지 요구하면서, 개발 난이도가 급격히 상승한 탓이다. 실제로 SK하이닉스 HBM4는 AI 가속기를 결합하는 2.5D 패키징 테스트 과정에서 최고 성능 도달에 어려움을 겪어, 올해 초까지 일부 회로의 개선 작업을 거쳐 왔다. 이에 따라 본격적인 램프업(대량 양산) 시점도 당초 업계 예상보다 일정이 늦춰진 상황이다. 다만 업계 이야기를 종합하면, SK하이닉스가 엔비디아향 HBM4 공급에 큰 차질을 겪을 가능성은 현재로선 매우 낮은 수준이다. 주요 배경은 공급망에 있다. 엔비디아가 HBM4에 높은 사양을 요구하고 있긴 하지만, 이를 고집하는 경우 올 하반기 최신형 AI 가속기 '루빈'을 충분히 공급하는 데 제약이 생길 수 있다. 현재 HBM4에서 가장 좋은 피드백을 받고 있는 삼성전자도 수율, 1c D램 투자 현황 등을 고려하면 당장 공급량을 확대하기 어렵다. 때문에 업계는 엔비디아가 초기 수급하는 HBM4의 성능 조건을 10Gbps대로 완화할 가능성이 유력하다고 보고 있다. 반도체 전문 분석기관 세미애널리시스는 최근 보고서를 통해 "엔비디아가 루빈 칩의 총 대역폭을 당초 22TB/s로 목표했으나, 메모리 공급사들은 엔비디아의 요구 사항을 충족하는 데 어려움을 겪고 있는 것으로 파악된다"며 "초기 출하량은 이보다 낮은 20TB/s(역산하면 HBM4 핀 당 속도가 10Gbps급)에 가까울 것으로 예상한다"고 밝혔다. 반도체 업계 관계자는 "HBM 공급망은 단순 속도가 아니라 수율·공급망 안정성 등 어려 요소가 고려돼야 하기 때문에, SK하이닉스가 가장 많은 물량을 공급할 것이라는 전망은 여전히 유효하다"며 "다만 최고 성능 도달을 위한 개선 작업도 지속적으로 병행하는 등 기술적으로 안주할 수 없는 상황"이라고 말했다. HBM 성능 한계 돌파할 '신무기' 준비…현재 검증 단계 이와 관련, 현재 SK하이닉스는 HBM4 및 차세대 제품에 적용하는 것을 목표로 새로운 패키징 공법 도입을 시도하고 있다. 업계가 지목하는 HBM4 성능 제약의 가장 큰 요인은 입출력단자(I/O) 수의 확장이다. I/O는 데이터 송수신 통로로, HBM4의 경우 이전 세대 대비 2배 증가한 2048개가 구현된다. 그런데 I/O 수가 2배로 늘면 밀집된 I/O끼리 간섭 현상이 발생할 수 있다. 또한 전압 문제로 하부층의 로직 다이(HBM 밑에서 컨트롤러 역할을 담당하는 칩)에서 가장 높은 상부층까지 전력이 충분히 전달되기가 어렵다. 특히 SK하이닉스는 주요 경쟁사인 삼성전자 대비 한 세대 이전의 1b(5세대 10나노급) D램을 채용한다. 로직 다이도 TSMC의 12나노미터(nm) 공정으로, 삼성전자(삼성 파운드리 4나노) 대비 집적도가 낮다. 때문에 기술적으로 I/O 수 증가에 따른 문제에 취약하다. 대대적 공정 전환 없이 HBM 성능·안정성 향상…상용화 여부 주목 이에 SK하이닉스는 새로운 패키징 공법으로 새로운 비책을 마련하고 있는 것으로 파악됐다. 핵심은 ▲코어 다이 두께 향상, 그리고 ▲D램 간 간격(Gap) 축소다. 우선 일부 상부층 D램의 두께를 이전보다 두껍게 만든다. 기존엔 HBM4의 패키징 규격(높이 775마이크로미터)을 맞추기 위해 D램의 뒷면을 얇게 갈아내는 씨닝 공정이 적용된다. 다만 D램이 너무 얇아지면 칩 성능이 저하되거나 외부 충격에 쉽게 손상을 받을 수 있다. 때문에 SK하이닉스는 D램의 두께 향상으로 HBM4의 안정성을 강화하려는 것으로 풀이된다. 또한 D램 간 간격을 더 줄여, 전체 패키징 두께가 늘어나지 않도록 하는 동시에 전력 효율성을 높였다. 각 D램의 거리가 가까워지면 데이터가 더 빠르게 도달하게 되고, D램 최상층으로 전력이 도달하는 데 필요한 전력이 줄어들게 된다. 관건은 구현 난이도다. D램 간 간격이 줄어들면 MUF(몰디드언더필) 소재를 틈에 안정적으로 주입하기 힘들어진다. MUF는 D램의 보호재·절연체 등의 역할을 담당하는 소재로, 고르게 도포되지 않고 공백(Void)가 생기면 칩의 불량을 야기할 수 있다. SK하이닉스는 이를 해결할 수 있는 새로운 패키징 기술을 고안해냈다. 구체적인 사안은 밝혀지지 않았으나, 대대적인 공정 및 설비 변화 없이 D램 간격을 안정적인 수율로 줄일 수 있는 것이 주 골자다. 최근 진행된 내부 테스트 결과 역시 긍정적인 것으로 알려졌다. 만약 SK하이닉스가 해당 기술을 빠르게 상용화하는 경우, HBM4 및 차세대 제품에서 D램 간격을 효과적으로 줄일 수 있을 것으로 예상된다. 반대로 해당 기술이 양산 적용에 난항을 겪을 가능성도 남아 있다. 사안에 정통한 관계자는 "SK하이닉스가 기존 HBM의 한계를 극복하기 위한 새로운 패키징 공법을 고안해, 현재 검증 작업을 활발히 거치고 있다"며 "대규모 설비투자 없이 HBM 성능을 개선할 수 있기 때문에 상용화 시에는 파급 효과가 적지 않을 것"이라고 설명했다.
