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'SPHBM4' 표준 제정 임박…삼성·SK AI 메모리 새 국면 예고

반도체 업계가 새로운 HBM(고대역폭메모리) 개발을 구상하고 있다. 해당 제품은 기존 HBM과 동일한 성능을 구현하면서도 설계 난이도 및 제조비용을 대폭 낮춘 것이 특징이다. 실제 상용화 추진 시 삼성전자·SK하이닉스 등 메모리 기업들은 물론, TSMC·엔비디아 등 관련 생태계에 있는 기업 전반이 상당한 영향을 받을 것으로 예상된다. 15일 업계에 따르면 JEDEC(국제반도체표준협의회)은 새로운 HBM 표준인 'SPHBM4(Standard Package HBM)' 개발의 마무리 단계에 접어들었다. I/O 수 줄여도 대역폭 그대로…SPHBM4 개념 등장 HBM은 여러 개의 D램을 수직으로 적층한 뒤 TSV(실리콘관통전극)를 뚫어 전기적으로 연결한 고성능 메모리다. 이 경우 대역폭을 기존 D램 대비 크게 향상시킬 수 있게 된다. 대역폭은 초당 얼마나 많은 데이터를 주고받을 수 있는 지를 나타내는 척도다. 데이터 전송 통로인 I/O(입출력단자) 핀 수를 늘리거나, I/O 핀 당 전송속도를 높이는 방법으로 향상시킬 수 있다. 일례로, 6세대 HBM인 HBM4은 데이터 전송 통로인 I/O 핀 수를 기존(1천24개) 대비 2배로(2천48개) 늘리면서 성능을 높였다. SPHBM4는 HBM4와 동일한 D램을 채용했다. 그러나 I/O 핀 수를 4:1 비율로 직렬화(Serialization)해, I/O 핀 수를 4분의 1로 줄이면서도 HBM4와 동일한 대역폭을 지원한다는 특징을 가진다. 직렬화란 여러 개의 I/O 핀에서 동시에 처리되던 데이터를 단일 I/O 핀에서 순차적으로 처리하는 방식을 뜻한다. 4:1 비율의 경우, 기존 4개 I/O 핀에서 처리되던 데이터 양을 1개 I/O 핀이 4번의 처리로 담당하게 된다. 결과적으로 SPHBM4가 잘 구동되기 위해서는 I/O 핀 당 전송속도를 4배 이상 안정적으로 구현하는 직렬화 인터커넥트 기술이 핵심이 될 것으로 관측된다. 직렬화 인터커넥트 기술로 HBM용 베이스(로직) 다이를 설계하는 미국 반도체 스타트업 엘리얀(eliyan)도 "몇 개월 내에 SPHBM4 표준이 발표되기를 기대하고 있다"며 SPHBM4에 대한 환영의 뜻을 밝혔다. 베이스 다이는 메모리의 컨트롤러 기능을 담당하는 다이다. HBM과 GPU 등 시스템반도체를 PHY(물리계층)으로 연결해 데이터를 주고받을 수 있도록 만들어준다. SPHBM4가 도입되면 베이스 다이 역시 새로운 구조로 설계돼야 할 것으로 관측된다. SPHBM4 도입 시 제조 난이도·비용 감소 가능 I/O 핀 수가 512개로 줄어들게 되면, 전체 HBM 패키지에서 가장 큰 변화를 맞이하게 되는 부분은 인터포저다. 인터포저는 칩과 PCB(인쇄회로기판) 사이에 삽입하는 얇은 기판이다. AI 가속기 내부의 HBM과 로직 칩은 수많은 I/O 핀이 촘촘히 박혀 있어, PCB가 직접 대응하기가 힘들다. 이 때 미세한 배선층(RDL)을 가진 인터포저를 삽입하면 칩과 PCB의 연결을 수월하게 만들어 준다. 이렇게 HBM과 GPU를 인터포저로 연결하는 기술을 2.5D 패키징이라 부른다. 대만 주요 파운드리인 TSMC가 이 분야에서 독보적인 기술력을 확보하고 있으며, 자체적으로 'CoWoS(칩-온-웨이퍼-온-서브스트레이트)'라는 브랜드명을 붙이고 있다. 그간 TSMC는 실리콘 인터포저, 혹은 더 작은 크기의 실리콘 브릿지로 CoWoS 공정을 제조해 왔다. 실리콘 소재가 비싼 편에 속하지만, 배선 밀도를 높일 수 있어 고집적 회로 대응에 유리하기 때문이다. 반면 SPHBM4는 I/O 핀 수가 적어 기존만큼 고밀도 기판이 필요하지 않아, 유기(Organic) 인터포저만으로도 충분히 대응이 가능하다. 유기 인터포저는 실리콘 대비 배선 밀도가 낮지만, 가격이 저렴하기 때문에 패키지 제조 비용을 낮출 수 있다. 또한 유기 인터포저는 보다 유연한 설계가 가능해, HBM과 시스템반도체 간 채널 길이를 더 길게 만들 수 있다. 이를 통해 SPHBM을 더 많이 배치해, 결과적으로 총 메모리 용량을 늘릴 수 있다는 게 JEDEC의 설명이다. 이는 TSMC의 CoWoS 기술의 일종인 'CoWoS-R'의 HBM 도입을 가속화할 것으로 기대된다. CoWoS-R은 실리콘 인터포저 대신 유기 인터포저를 사용하는 개념이다. 실제 상용화 가능성은 아직 미지수 다만 SPHBM4가 실제 상용화될 지는 아직 미지수다. JEDEC은 "SPHBM4 표준은 개발 중이거나 개발 후 변경될 수 있으며, JEDEC 이사회에서 승인이 거부될 수도 있다"고 설명했다. 삼성전자, SK하이닉스 등 국내 반도체 업계에서도 SPHBM4에 대해 공식적으로 언급한 사례는 아직 없는 것으로 파악된다. 메모리 업계 한 고위 임원은 "SPHBM4 표준 제정은 HBM 기반의 AI 가속기 제조 비용을 줄이기 위한 여러 시도 중 하나로 보인다"며 "다만 현재 빅테크 기업들은 HBM의 속도 및 밀도를 동시에 강화하는 방향을 강하게 밀어부치고 있다"고 말했다.

2025.12.15 11:22장경윤

삼성전자, 엔비디아향 HBM4 최종 평가 단계 돌입

삼성전자가 엔비디아향 HBM4(6세대 고대역폭메모리) 공급을 위한 마지막 단계에 들어선다. 이달부터 실제 AI칩과 최종 HBM 샘플을 패키징 및 테스트하는 과정에 착수할 것으로 파악됐다. 그간 삼성전자가 HBM4 성능 및 수율 향상에서 많은 진전을 이뤄냈으나, 현재로서는 HBM4의 적기 상용화 가능성을 단언하기에는 무리가 있다는 평가가 있었다. 엔비디아가 요구하는 충분한 물량의 샘플로 테스트를 거치지 않아, 초기 결과만을 확인할 수 있었기 때문이다. 테스트 일정을 고려하면 삼성전자 HBM4의 상용화 윤곽이 드러나는 시점은 빨라야 내년 1분기께가 될 전망이다. 주요 경쟁사인 SK하이닉스 역시 내년 초까지는 패키징 단에서의 테스트를 지속할 것으로 관측된다. 삼성전자, HBM4 상용화 위한 마지막 평가 목전 3일 지디넷코리아 취재에 따르면, 삼성전자는 이달부터 엔비디아향 HBM4 최종 샘플에 대한 2.5D 패키징 테스트를 진행할 계획이다. HBM4는 엔비디아가 내년 하반기 출시할 예정인 차세대 AI 가속기 '루빈'에 처음으로 탑재되는 차세대 HBM이다. 삼성전자를 비롯해 SK하이닉스, 마이크론이 엔비디아로부터 대량으로 샘플을 요청받은 바 있다. 이에 삼성전자는 지난 9월 말부터 엔비디아향으로 CS(커스터머샘플; 양산용으로 평가하는 샘플) 초도 물량을 공급했다. 이후 지난달 최종 샘플에 대한 추가 공급을 실시하며, 엔비디아가 요구하는 샘플 물량을 일정 수준 충족한 것으로 알려졌다. CS 샘플 테스트의 핵심은 2.5D 패키징에 있다. 2.5D 패키징은 HBM과 루빈 칩 같은 AI 가속기를 기판에 실장하는 공정으로, 가운데에 칩과 기판을 연결해주는 얇은 막(인터포저)를 삽입한다. 엔비디아의 경우 대만 주요 파운드리인 TSMC에 이 공정을 맡긴다. TSMC는 자체적으로 개발한 2.5D 패키징 기술인 'CoWoS(칩-온-웨이퍼-온-서브스트레이트)' 양산 라인을 보유하고 있다. 최종 HBM4 샘플이 2.5D 패키징 및 테스트에 돌입한 만큼, 삼성전자는 HBM4의 제품 상용화를 위한 마지막 단계에 접어든 것으로 평가 받는다. 다만 아직까지 삼성전자의 HBM4 상용화 여부를 판단하기에는 이르다는 게 업계의 시각이다. HBM4 자체에 오류가 없더라도, 실제 루빈 칩과의 연결성을 확인하는 2.5D 패키징에서 오류가 발생하면 양산이 불가능하기 때문이다. 해당 사안에 정통한 관계자는 "삼성전자의 최종 HBM4 샘플이 이달부터 2.5D 패키징 및 완성품에 대한 테스트를 받을 예정"이라며 "테스트 일정을 고려하면 빨라야 내년 1분기께 실제 상용화 여부에 대한 윤곽이 드러날 것으로 보인다"고 설명했다. 반도체 패키징 업계 관계자는 "실제 AI 반도체 제조에는 HBM과 AI 가속기, 각종 보조 칩들을 모듈화해서 전체적으로 신뢰성을 봐야하기 때문에 HBM 자체 수율 및 성능과는 결이 다르다"며 "루빈 칩의 상용화 과정에서 CoWoS가 가장 중요한 요소"라고 말했다. 2.5D 패키징 신뢰성 확보까지 속단은 '금물'…내년 초 윤곽 실제로 삼성전자에 앞서 먼저 HBM4 샘플을 공급했던 SK하이닉스도 2.5D 패키징 및 테스트 하는 과정에서 여러 개선 작업이 필요했던 것으로 파악됐다. SK하이닉스가 최근 해외 IR 행사를 통해 "HBM4에 대한 재설계, 인증 지연 문제는 없다"고 밝혔으나, 일부 국지적인 문제 해결을 위해 개선품을 지속해서 만들어왔다는 게 업계의 전언이다. 해당 사안에 정통한 관계자는 "엔비디아의 칩 성능 상향 요구, 이전 세대 대비 HBM4의 I/O(입출력단자) 2배 증가 등으로 CoWoS 단에서 해결해야 할 이슈들이 계속 발생해 왔다"며 "다만 현재는 SK하이닉스가 개선된 샘플 설계를 완료한 상태로, 내부에서도 심각한 위기로 인지하지 않는 것으로 안다"고 밝혔다. 결과적으로 SK하이닉스 역시 내년 초까지 HBM4 최종 샘플에 대한 2.5D 패키징 테스트를 지속할 전망이다. 현재 엔비디아가 메모리 공급사에 제시한 HBM4 공식 퀄(품질) 테스트 일정 완료 시기는 내년 1분기 말로, 그 전까지는 메모리 공급사 모두 HBM의 안정화 및 수율 개선에 총력을 기울일 것으로 관측된다. 반도체 업계 관계자는 "SK하이닉스가 HBM4 최종 샘플에 대한 테스트를 가장 먼저 진행한 만큼 가장 앞서 있으나, 모든 불확실성이 제거되는 시점은 내년 1분기"라며 "루빈 상용화를 위한 각 요소에 필요한 기술의 난이도가 상당히 높아 업계 예상보다 HBM4 및 루빈의 양산 일정이 전체적으로 밀릴 가능성도 높아졌다"고 설명했다.

2025.12.03 14:48장경윤

에이직랜드, 최선단 공정 개발 허브 '대만 R&D센터' 첫 돌

주문형 반도체(ASIC) 디자인 솔루션 대표기업 에이직랜드는 대만 신주(新竹)에 설립한 R&D센터가 개소 1주년을 맞이했다고 8일 밝혔다. 에이직랜드는 지난 1년간 대만 R&D센터를 통해 ▲최선단공정 설계 환경 구축 ▲TSMC 칩렛 프로젝트 수행 ▲CoWoS 전담 조직 구성 ▲20년차 이상의 엔지니어 확보 등 '글로벌 반도체 허브' 로 성장하고 있다. 에이직랜드의 대만 R&D센터는 반도체 산업의 심장부인 대만 신주에 위치해 있다. 이곳엔 TSMC 본사와 공장을 비롯해 IP·패키징·테스트 업체들이 모여 있어 반도체 연구개발의 최적지로 꼽힌다. 바로 이곳에서 에이직랜드는 글로벌 반도체 트렌드와 기술 동향을 보다 빠르게 파악하고, 다양한 비즈니스 기회를 창출하며 산업 내 입지를 확대하고 있다. 또한 TSMC와의 협력 프로젝트(CoWoS-R & 칩렛 기반)를 통해 기술적 도약을 앞당길 것으로 내다보고 있다. 국내에서는 3나노·5나노 공정을 수행하는 팹리스가 드문 만큼, 대만 현지에서의 노하우 축적은 중요한 자산으로 작용할 것으로 예상된다. 대만 R&D센터 앤디(Andy) 센터장은 “센터는 2·3·5나노 공정과 2.5D·3D 패키징 기술 연구에 집중하고 있으며, 올해는 2026년 프로젝트에 활용 가능한 3나노 디자인 플로우와 CoWoS 칩렛 설계 역량 내재화를 목표로 하고 있다”고 밝혔다. 한편 한국 본사는 TSMC VCA(Value Chain Alliance) 자격을 기반으로 소통과 테이프아웃을 총괄하고, 대만 R&D센터는 선단공정·첨단 패키징 트레이닝을 주도하고 있다. 양 측은 Virtual TF를 운영해 실시간 기술 교류와 공동 프로젝트를 추진함으로써 시너지를 극대화하고 있다. 이석용 글로벌전략본부장은 “대만은 반도체 산업의 핵심 거점이자, 선진기술의 보고”라며 “대만 R&D센터는 이곳의 지리적 이점을 취하는 동시에 글로벌 변화에 민첩하게 대응하는 전초기지다. 앞으로도 한국 본사와의 시너지를 기반으로 미국·유럽·중동 등 대형 고객 시장까지 사업을 확대할 것”이라고 밝혔다.

2025.09.08 09:21장경윤

TSMC, CoWoS에 '플럭스리스 본딩' 적용 추진…AI칩 대형화에 대응

대만 주요 파운드리 TSMC가 첨단 패키징 기술인 '플럭스리스(Fluxless)' 본딩을 적용하는 방안을 추진 중이다. 지난해부터 관련 장비를 도입해 평가를 진행해 온 것으로 파악됐다. AI 산업의 발달로 패키징 크기가 점차 확대되면서, 기술 전환의 필요성이 높아졌다는 분석이 제기된다. 6일 업계에 따르면 TSMC는 2.5D 패키징에 플럭스리스 본딩을 적용하기 위한 공정 평가를 진행하고 있다. 그간 TSMC는 2.5D 패키징을 'CoWoS(Chip-on-Wafer-on-Substrate)'라는 브랜드명으로 자체 개발해 왔다. TSMC는 지난해 2곳 이상의 해외 주요 반도체 장비업체로부터 플럭스리스 본딩 장비를 들여와, CoWos에 양산 적용하기 위한 평가를 진행하고 있다. 나아가 올 상반기에도 또 다른 협력사와 추가적인 평가를 시작할 예정인 것으로 파악됐다. 2.5D 패키징은 칩과 기판 사이에 넓다란 실리콘 인터포저 위에 반도체 다이(Die)를 수평 배치하는 기술이다. 기판만을 활용하는 기존 2D 패키징에 비해 회로를 더 밀도있게 연결할 수 있다. 특히 HBM과 고성능 GPU를 연결하는 데이터센터용 AI 가속기 분야에서 CoWoS에 대한 수요가 높다. TSMC는 그간 CoWoS에 플럭스(Flux)를 활용해 왔다. 플럭스는 칩과 인터포저를 연결하는 미세한 범프의 접착력을 높이고, 접합 품질을 떨어트리는 산화막을 방지하는 역할을 맡고 있다. 그러나 CoWoS는 점차 플럭스를 쓰기 어려워지는 환경으로 진화하고 있다. 플럭스는 범프의 접합이 끝난 뒤 제거(세정)돼야 하는데, 인터포저 크기가 커지면 가운데에 묻은 플럭스를 완전히 제거하기가 어렵기 때문이다. 플럭스가 잔존하면 칩 신뢰성이 저해될 수 있다. 실제로 TSMC의 CoWoS 패키징 내 인터포저 크기는 지난 2023년 기준 80x80mm 수준이었다. 레티클(포토마스크; 반도체 회로를 새기기 위한 원판) 대비 약 3.3배 크다. TSMC는 이를 오는 2026년 100x100mm(레티클 대비 5.5배)까지 확대할 계획이다. 2027년에는 120x120mm(레티클 대비 8배) 수준으로 커진다. AI 가속기에 요구되는 컴퓨팅 성능이 높아질수록 더 많은 칩을 내장해야 하기 때문에, 인터포저의 크기도 덩달아 커지는 추세다. 플럭스리스 본딩은 이 문제를 해결할 수 있는 대안으로 꼽힌다. 플럭스리스는 플럭스를 사용하지 않고 범프의 산화막을 제거하는 기술이다. 때문에 해외 주요 반도체 장비기업들이 관련 기술 개발에 주력하고 있다. TSMC도 향후 CoWoS에 플럭스리스 본딩을 적용하는 방안을 적극 검토하는 분위기다. 특히 TSMC는 지난해 CoWoS 수율 향상에 난항을 겪은 바 있어, 플럭스리스를 비롯한 대안 기술에 관심을 기울일 수 밖에 없다는 게 업계의 전언이다. 반도체 업계 관계자는 "현재 TSMC는 플럭스리스 본더를 소량 들여와 연구개발(R&D) 단계에서 평가를 진행하는 중"이라며 "올해까지 테스트가 마무리 될 것으로 보고 있다"고 설명했다.

2025.03.06 14:16장경윤

한미반도체, 작년 연매출 5589억 최대 실적…HBM 효과

국내 반도체 장비기업 한미반도체는 2024년 매출 5천589억원, 영업이익 2천554억원(연결재무제표 기준)을 기록하며 창사 이래 최대 실적을 달성했다고 3일 밝혔다. 매출은 전년 보다 252% 증가, 영업이익은 639%나 증가한 실적이다. 이같은 실적은 세계적으로 인공지능(AI) 반도체 수요 증가에 따라 글로벌 반도체 제조사에 HBM(고대역폭메모리) 생산용 TC본더를 납품한 게 긍정적인 영향을 끼친 것으로 풀이된다. 현재 한미반도체는 인천 서구 주안국가산업단지에 총 8만9천530m2 (2만7천83평) 규모로 7개 공장의 반도체 장비 생산 클러스터를 조성하고 있다. 이를 통해 회사는 HBM 생산용 TC본더, 반도체패키지용 MSVP, 스마트기기와 위성통신에 적용되는 EMI 쉴드장비와 그라인더, 그리고 생산되는 모든 장비의 소모품 생산라인을 통해 매출 기준 2조원까지 대량 생산이 가능한 시스템을 구축했다. 또한 설계, 부품 가공, 소프트웨어, 조립 그리고 검사공정까지 외주 가공 없이 모두 직접 진행하는 수직 계열화 시스템을 보유하고 있다. 한미반도체 관계자는 "매출 규모가 지속적으로 증가함에도 원자재와 부품의 대량 매수를 통해 고객사에 신속한 납기는 물론이고 합리적인 가격으로 장비를 제공하며 경쟁사 대비 뛰어난 경쟁력을 갖고 있다"며 "AI 시장은 급격한 변화와 성장을 통해 글로벌 HBM 시장은 매년 폭발적으로 성장할 것으로 전망한다"고 밝혔다. 그는 이어 "현재 전 세계 인공지능 시장을 이끄는 엔비디아, 브로드컴에 적용되는 HBM3E 12단과 향후 HBM4, HBM5 출시에도 한미반도체의 TC 본더, FLTC 본더(플럭스리스타입), 하이브리드 본더가 주도적으로 글로벌 생산 기여할 것이라 자신하고 있다"고 강조했다. 한미반도체는 향후 AI시장 확장에 따른 칩 온 웨이퍼 온 서브스트레이트(CoWoS) 시장 성장과 고객사의 요구로 2.5D용 빅다이본더를 고객사에 공급할 계획이다. 또한 주파수변화를 통한 스마트기기와 위성통신기기에 적용 가능한 EMI 쉴드장비, 유리기판시장의 개화에 대응하기 위해 유리기판 절단용 MSVP를 개발해 고객사 납품을 준비하고 있다. 관계자는 최근 딥씨크 출시에 대한 시장의 논란에 대해 "결국 AI반도체 시장이 다양화 되면서 가장 수혜가 되는 분야는 HBM이 될 것"이라며 한미반도체가 보유하고 있는 고유의 기술인 메모리 적층용 어디밴스트 패키지 본더의 수요가 지속적으로 증가할 것"이라고 밝혔다.

2025.02.03 13:46장경윤

TSMC "첨단 패키징 CoWoS 용량 월 7.5만장…작년 2배"

대만 파운드리 업체 TSMC가 올해 첨단 패키징 CoWoS(Chip on Wafer on Substrate) 생산능력을 전년 보다 2배 늘릴 계획이다. 대만 경제일보는 업계 소식통을 인용해 TSMC는 이노룩스(Innolux)로부터 인수한 AP8 설비와 타이중 시설의 생산능력을 포함해 올해 월간 CoWoS 생산능력을 웨이퍼 기준으로 월 7만5000장으로 작년보다 2배 확대한다고 보도했다. TSMC는 시장 수요를 충족하기 위해 CoWoS 생산능력을 내년에도 계속 확대해 2026년엔 9만장까지 확대할 전망이다. 더불어 TSMC 패키징 협력사인 ASE테크놀로지홀딩스와 미국의 패키징 대기업 엠코(Amkor)도 CoWoS 생산량을 확대에 동참하고 있다. 업계 관계자들은 이러한 협력사들의 생산능력까지 합산하면 2025년 월간 생산목표가 7만5000장을 상회할 수 있으며, 당초 계획보다 조기 달성이 가능할 것으로 전망했다. CoWoS 패키징은 고성능 칩을 효율적으로 연결하고 전력 효율성을 극대화하며, 데이터 처리 속도를 향상시키는 첨단 패키징 기술이다. 이 기술은 주로 고성능컴퓨팅(HPC), 인공지능(AI), 클라우드 서버, 데이터 센터용 반도체에 적용된다. TSMC는 엔비디아, AMD, 애플 등 주요 고객사들의 강력한 수요에 부응하기 위해 첨단 패키징 생산능력 확대에 주력하고 있다. 최근에는 메타, 구글들이 독자 AI 반도체 개바개발이 활발해지면서, 해당 칩의 설계를 돕는 브로드컴의 CoWoS 수요가 늘고 있다. 웨이저자 TSMC 회장 겸 CEO는 최근 실적발표회에서 "CoWoS 생산능력이 수요에 미치지 못하고 있다"고 인정한 바 있다. 이에 TSMC는 올해와 내년까지 CoWoS 수급 균형을 맞추기 위해 자체 생산능력을 확대하는 한편, 패키징 협력사들과의 협력도 강화하고 있다. TSMC의 준허(Jun He) 첨단 패키징 기술서비스 부문 부사장은 2022년부터 2026년까지 CoWoS 생산능력이 연평균 50% 이상의 성장률을 기록할 것으로 전망했다. 또한 CoWoS 설비 구축에 소요되는 시간이 기존 3-5년 소요됐지만, 현재는 1년 6개월에서 2년으로 줄어들었다고 밝혔다.

2025.01.04 08:08이나리