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'BSPDN'통합검색 결과 입니다. (3건)

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TSMC, 인텔과 합작 부인... 인텔, '18A 공정'에 사활 건다

도널드 트럼프 2기 행정부 출범 이후 계속해서 흘러 나왔던 인텔-TSMC 합작법인(JV) 관련 루머가 TSMC의 부인으로 일단락됐다. TSMC는 최근 실적발표를 통해 인텔 파운드리 사업 투자, 기술 이전 등 그동안 나온 루머를 전면 부정했다. 인텔은 지난 해 이후 반도체 생산시설 신규투자로 인한 적자를 감수하며 하반기부터 생산에 들어갈 인텔 18A(Intel 18A) 공정에 명운을 걸고 투자중이다. 올 하반기에서 연말에 걸쳐 생산을 시작할 이 공정은 향후 인텔 파운드리, 인텔 프로덕트 등 양대 그룹의 미래에도 큰 영향을 미칠 전망이다. 최근 공개된 VLSI 심포지엄의 논문 초록에 따르면, 인텔 18A 공정은 '인텔 3'(Intel 3) 대비 밀도와 성능, 전력 소모 등에서 상당한 개선을 거뒀다. 2월 초부터 인텔-TSMC 협력안 부상 대만 디지타임스, 미국 CNBC와 디인포메이션 등 양국 IT·경제 매체에 따르면, 지난 1월 말 출범한 도널드 트럼프 2기 행정부는 대만 TSMC에 미국 내 반도체 생산 강화를 요구하며 여러 가지 방안을 제시했다. 미국 정부는 2월 중순 TSMC 경영진과 회동에서 ▲ 미국 내 첨단 반도체 패키징 시설 구축 ▲ 인텔 파운드리 사업에 공동 투자와 기술 이전 ▲ 미국 내 반도체 생산 물량 패키징을 인텔에 위탁 등 3가지 방안을 제시했다. 이달 초에는 미국 디인포메이션이 "양사가 미국 내 인텔 반도체 생산시설을 공동 운영할 합작법인(JV) 설립을 위한 잠정 합의에 도달했다"고 보도하기도 했다. 당시 양사는 디인포메이션 보도에 대해 어떤 반응도 내놓지 않았다. TSMC, 실적 발표서 "JV 투자 논의 없다" 부정 디인포메이션은 당시 "양사가 JV를 구성 후 TSMC가 지분 중 20%를 확보하고 TSMC는 직접적인 자본 투자 대신 반도체 제조 기술과 노하우를 인텔 파운드리에 제공하는 안이 유력하다"며 "백악관과 상무부가 상당한 영향력을 행사했다"고 설명했다. 그러나 TSMC는 지난 주 실적 발표에서 두 달간 이어진 루머를 전면 부정했다. TSMC는 특정 회사 이름을 언급하지 않았지만 "반도체 JV 투자에 대해 어떤 논의도 진행하지 않고 있다"고 선을 그었다. 이는 이미 어느 정도 예견된 상황이었다. 반도체 업계 전문가들은 두 기업의 경영 방식, 인력 구성, 기술 로드맵 계획 등 기본적인 요소들이 너무나 상이하여 통합이 쉽지 않을 것이라는 분석을 내놓고 있었다. ■ 인텔, 5N4Y 로드맵 마지막 단계 '인텔 18A' 주력 합작 논의가 무산된 가운데, 인텔은 올 하반기 양산을 목표로 개발중인 1.8나노급 인텔 18A(Intel 18A) 공정에 모든 역량을 집중하고 있다. 인텔 18A는 2021년 팻 겔싱어 전 CEO 취임 이후 내세운 '4년 동안 5개 공정 실현'(5N4Y) 로드맵의 가장 마지막에 있는 공정이다. 차세대 트랜지스터 구조 '리본펫'(RibbonFET), 반도체 후면 전력 전달 기술(BSPDN) '파워비아'(PowerVia)를 모두 투입한다. 내년 생산될 PC용 프로세서 '팬서레이크'(Panther Lake), 서버용 프로세서 '클리어워터 포레스트' 모두 인텔 18A에서 생산된다. 이미 지난 해에는 공정에서 생산한 칩 시제품이 윈도 운영체제 부팅에 성공했다. 6월 VLSI 행사서 인텔 18A 공정 논문 공개 예정 인텔은 오는 6월 진행될 반도체 업계 학술행사인 'IEEE VLSI(초고밀도 집적회로)' 심포지엄에서 인텔 18A 공정의 향상 수준을 공개할 예정이다. 최근 공개된 VLSI 심포지엄의 논문 초록에 따르면, 인텔 18A 공정은 극자외선(EUV)을 활용한 두 번째 인텔 공정인 '인텔 3'(Intel 3) 대비 밀도와 성능, 전력 소모 등에서 상당한 개선을 거뒀다. 인텔이 제출한 논문에 따르면 표준 Arm IP 기반 코어를 기준으로 시험한 결과 1.1V 전압에서 인텔 3 생산 제품 대비 25% 더 빠른 속도와 36%의 전력 소비 감소를 보였다. 인텔 18A 기반 타사 반도체 논문도 공개 예정 지난 3월 취임한 립부 탄 인텔 CEO는 지난 달 말 '인텔 비전' 행사에서 "인텔 18A 공정 안착을 위해 팬서레이크, 클리어워터 포레스트 등 자체 제품 이외에 두세 개의 매우 중요한 고객이 필요하다"고 밝힌 바 있다. 인텔은 VLSI 심포지엄에서 알파웨이브 세미, 애플, 엔비디아 관계자와 함께 인텔 18A 양산 공정에서 반도체 후면 전력 전달 기술 '파워비아'를 결합해 생산된 PAM(진폭변조)-4 전송 반도체 관련 논문도 공개 예정이다. 인텔 18A 공정 안착 여부는 인텔의 향후 전략에도 큰 영향을 미칠 것으로 보인다. 인텔은 이달 말 열리는 행사 '인텔 파운드리 다이렉트 커넥트'에서도 향후 파운드리 전략과 진척 상황, 로드맵 등을 공개 예정이다.

2025.04.22 16:19권봉석

TSMC '1.6나노' 공정, 애플 이어 오픈AI도 선제 주문

대만 주요 파운드리 TSMC의 최선단 공정인 'A16' 공정이 애플, 오픈AI 등 주요 기업들로부터 수주했다고 대만 연합보 등이 지난 2일 보도했다. A는 옹스트롬으로, 원자 수준인 0.1나노미터(nm)를 뜻한다. A16은 1.6나노 공정에 해당한다. TSMC는 오는 2026년 하반기 A16 공정을 양산하는 것을 목표로 두고 있다. 연합보는 "애플이 TSMC의 A16 공정의 1차 물량을 예약했고, 오픈AI도 자체 개발 칩의 장기적 수요를 고려해 A16 공정을 예약했다"며 "AI칩이 TSMC의 주문 가시성을 높이는 중요한 요인이 되고 있다"고 밝혔다. 오픈AI는 AI 챗봇인 '챗GPT'의 개발사로, 브로드컴·마벨 등 미국 기업과 협력해 자체 주문형반도체(ASIC)를 개발해 왔다. 또한 TSMC 등과 전용 웨이퍼 공장 구축을 논의하기도 했으나, 이 같은 계획은 보류하기로 했다. 한편 TSMC의 A16 공정은 선폭 미세화 외에도 GAAFET(게이트-올-어라운드), BSPDN(후면전력공급) 등 첨단 기술이 적용된다. GAA는 반도체를 구성하는 트랜지스터에서 전류가 흐르는 채널 4개면을 모두 감싸는 기술이다. 기존 3개면을 감싸는 핀펫(FinFET) 구조 대비 데이터 처리 속도, 전력 효율성 등을 높일 수 있다. BSPDN은 기존 웨이퍼 전면에 배치하던 전류 배선층을 후면으로 보내, 전력 공급의 효율성을 높이고 신호간 간섭을 줄이는 기술이다.

2024.09.03 08:25장경윤

차세대 2나노 첨단공정 개발에 'W2W' 웨이퍼 본딩 기술 뜬다

최첨단 패키징 기술인 W2W 하이브리드 본딩이 미래 반도체 시장의 핵심 요소로 떠오를 전망이다. 특히 2나노미터(nm) 이하에서 상용화될 BSPDN, CFET 등이 유력한 적용처로 떠오르고 있다. 한국EV그룹(EVG)는 13일 코트야드 메리어트 서울 판교에서 'EVG 테크놀로지 데이'를 열고 최첨단 본딩 기술의 시장 전망에 대해 밝혔다. 오스트리아에 본사를 둔 EVG는 반도체 및 디스플레이 후공정용 장비를 전문으로 개발하는 업체다. 웨이퍼 본딩장비 및 나노임프린트(NIL), 얼라이너, 코터, 적외선(IR) 계측 시스템 등을 개발해 왔다. 특히 EVG는 W2W 등 첨단 하이브리드 본딩 시장에 주력하고 있다. 하이브리드 본딩은 두 반도체 칩을 구리 배선은 구리 배선끼리, 절연 물질은 절연 물질끼리 각각 접합하는 기술이다. 기존 칩 연결에 쓰이던 솔더볼·범프 등을 쓰지 않아 패키지 두께를 줄이고, 전기적 특성 및 방열 특성을 높일 수 있다. 하이브리드 본딩은 패키징을 웨이퍼, 혹은 개별 다이(Die)에서 수행하는지에 따라 W2W(웨이퍼-투-웨이퍼), D2D(다이-투-다이), D2W(다이-투-웨이퍼) 등으로 나뉜다. 이 중 W2W는 웨이퍼끼리의 연결로 생산성이 높다는 장점이 있다. EVG가 전망하는 W2W 하이브리드의 유망한 적용처는 BSPDN(Back Side Power Delivery Network), CFET(Complementary FET) 등 첨단 반도체 공정이다. BSPDN은 웨이퍼 전면에 모두 배치되던 신호처리와 전력 영역을 분리해, 웨이퍼 후면에 전력 영역을 배치하는 기술이다. 삼성전자가 내년 양산 예정인 2나노 공정에 BSPDN을 첫 적용하기로 하는 등 주요 반도체 기업들로부터 많은 주목을 받고 있다. CFET은 가장 최근 상용화된 트랜지스터 구조인 GAA(게이트-올-어라운드)를 또 한번 뛰어넘는 기술이다. 향후 1나노급 공정에서 적용될 것으로 점쳐진다. 기존 트랜지스터 내부에는 +극을 인가하면 전류를 발생시키는 p형 반도체(pMOS)와 -극을 인가하면 전류를 발생시키는 n형 반도체(nMOS)가 수평적으로 집적돼 있다. 반면 CFET은 이 nMOS와 pMOS를 수직으로 적층한다. GAA 트랜지스터가 위로 겹겹이 적층되는 셈이다. 토스튼 마티아스 EVG 아시아태평양 세일즈 총괄은 "BSPDN 혹은 새로운 트랜지스터 구조를 구현하려면 첨단 웨이퍼 본딩 공정이 단일, 혹은 복수로 적용돼야 한다"며 "EVG는 이러한 솔루션을 위한 본딩 장비를 적용처별로 보유하고 있다"고 설명했다.

2024.06.13 15:16장경윤

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