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삼성전자, 'HBM5 성능 8배' zHBM·z낸드-O 목업 첫 공개

삼성전자가 차세대 3D 메모리 아키텍처인 zHBM과 z낸드-O 목업을 'FMS 2026'에서 세계 최초로 선보였다. 삼성전자는 4~6일(현지시간) 미국 캘리포니아주 산타클라라 컨벤션센터에서 열리는 'FMS(Future of Memory and Storage) 2026'에서 미래 인공지능(AI) 메모리 기술 방향과 포트폴리오를 발표했다. 4일 이진엽 플래시개발실 부사장과 김경륜 D램개발실 상무는 'AI 혁신의 물결을 이끌다: 메모리 및 스토리지 아키텍처의 3D 혁신'을 주제로 발표했다. 차세대 3D 메모리를 활용해 고성능 컴퓨팅(HPC) 및 AI 인프라 수요에 대응하고 시스템 전력효율을 극대화하는 기술 로드맵을 공유했다. 이날 업계 최초로 목업을 공개한 zHBM은 AI 가속기(xPU) 상단에 HBM을 수직으로 적층하는 3D 아키텍처다. 메모리와 가속기 간 데이터 이동거리를 크게 줄여 대역폭과 전력효율을 극대화하도록 설계했다. zHBM 적용 시스템은 HBM5 대비 최대 8배 높은 성능을 제공한다. 짧아진 데이터 경로 덕분에 전성비는 최대 3배 향상되며, 열 저항은 절반 이하로 줄어든다. 인터레이어에 맞춤형 IP를 추가해 메모리 용량 확장과 가속기 성능 최적화를 지원하는 고객 맞춤형 솔루션이다. D램과 함께 선보인 z낸드-O는 온디바이스 AI 환경에 특화한 고성능 낸드플래시 솔루션이다. V낸드 수직 적층 기술과 실리콘관통전극(TSV) 기술을 결합해 4단 또는 8단 칩을 3D 패키징했다. 높은 공간 효율성과 응답 속도를 바탕으로 모바일 및 에지 기기에서 실시간 대규모 데이터 처리를 지원한다. 삼성전자는 이번 행사에서 400단 이상 10세대 V낸드 'V10 BV(Bonding Vertical)-낸드'도 세계 최초로 실물을 공개했다. BV 기술은 셀과 회로를 분리 제조한 뒤 수직으로 접합하는 방식이다. 여기에 3개 스택을 분할 제조해 연결하는 3 스택 기술을 결합해 400단 이상 적층을 구현했다. 메모리 집적도는 전 세대(V9) 대비 약 58% 향상됐다. 전시 부스에서는 고성능 컴퓨팅과 데이터센터용 차세대 솔루션도 다수 소개됐다. HBM4E를 적용한 AI 플랫폼, 신규 열관리 기술인 HPB(Heat Path Block)를 적용한 HBM5 목업, 연산 기능을 내장한 LPDDR5X-PIM이 대표적이다. 차세대 기업용 SSD인 PM1763과 BM1773 등 스토리지 라인업도 함께 배치했다. 삼성전자는 메모리, 파운드리, 첨단 패키징을 모두 내재화한 '원스톱 솔루션' 역량을 기반으로 시장 공략을 강화할 방침이다. 고객사 제품 설계 단계부터 통합 서비스를 제공해 개발기간을 단축하고 맞춤형 AI 반도체 공급을 확대한다. 삼성전자 관계자는 "차세대 메모리 기술 혁신과 메모리, 파운드리, 첨단 패키징을 아우르는 차별화 솔루션을 통해 AI 시대 반도체 리더십을 강화하겠다"라고 말했다.

2026.08.05 08:47전화평 기자

K-메모리가 신중한 3D IC…中 CXMT, 틈새 전략 속도

AI 반도체 성능을 높이는 방식이 미세공정 경쟁에서 칩을 수직으로 쌓는 적층 기술 경쟁으로 옮겨가고 있다. 로직과 메모리를 하나의 패키지로 구현하는 3D IC가 차세대 AI 반도체 기술로 주목받으면서다. 엔비디아 중심의 범용 AI 칩뿐 아니라 주문형반도체(ASIC), 추론용 AI 칩 수요가 늘면서 고객별 요구에 맞춰 메모리와 로직을 통합하려는 움직임도 확산되고 있다. 24일 반도체 업계에 따르면 최근 글로벌 팹리스와 AI 반도체 업체들은 3D IC 적용 가능성을 적극 검토하고 있다. 특히 삼성전자 파운드리에는 관련 문의가 이어지고 있는 것으로 알려졌다. 한 팹리스 업계 관계자는 "삼성전자 파운드리에 3D IC 관련 문의를 하면 '요즘 오는 고객들은 모두 3D IC를 묻는다'는 이야기를 들을 정도"라며 "AI 칩 차별화 수요가 맞물리면서 관심이 빠르게 커지고 있다"고 말했다. 다만 업계에서는 최근 주목받는 3D IC 시장이 기존 D램 산업과는 사업 구조부터 다르다고 입을 모은다. 특히 D램 기반 3D IC는 고객 요구에 맞춰 메모리를 설계하는 커스텀 D램 성격이 강해 표준 제품을 대량 생산하는 기존 메모리 사업과는 결이 다르다는 설명이다. 반도체 업계 관계자는 "3D D램은 결국 커스터마이즈 D램이라고 보면 된다"며 "고객마다 원하는 메모리 구성과 적층 방식이 달라 표준 제품을 대량 생산하는 사업과는 성격이 다르다"고 설명했다. 이어 "삼성전자와 SK하이닉스는 표준 D램을 대량 생산하는 것이 핵심 사업 모델"이라며 "특정 고객만을 위한 커스터마이즈 D램을 만드는 것은 수지타산이 맞기 어려울 것"이라고 분석했다. 실제 업계에서는 삼성전자와 SK하이닉스가 3D IC 관련 선행 연구는 이어가겠지만, 본격적인 사업화에는 신중한 행보를 보일 것으로 전망한다. 연구개발이나 신사업 차원의 검토는 가능하지만, 사업부 전체가 움직이는 수준까지 확대되기는 쉽지 않을 것이라는 게 업계의 중론이다. 이 때문에 업계에서는 대규모 양산보다 틈새 시장을 노리는 후발 메모리 업체들이 3D IC 시장을 먼저 공략할 가능성이 높다고 보고 있다. 대표적인 사례가 중국 창신메모리테크놀로지(CXMT)다. 미국의 대중 반도체 규제로 고대역폭메모리(HBM) 시장 진입이 쉽지 않은 CXMT는 차세대 AI 메모리 기술 가운데 하나로 3D IC 역량 확보에 힘을 쏟고 있는 것으로 알려졌다. 범용 D램 시장에서 삼성전자와 SK하이닉스를 정면으로 추격하기보다 고객 맞춤형 메모리 시장을 공략하는 전략을 택했다는 분석이다. 반도체 업계 관계자는 "중국은 이미 글로벌보다 먼저 3D D램 샘플칩이 다수 나왔고 저희도 관련 프로젝트를 여러 건 진행하고 있다"며 "향후에는 CXMT나 윈본드처럼 니치 마켓을 노리는 업체들이 먼저 시장을 형성할 가능성이 크다"고 말했다.

2026.07.24 15:07전화평 기자

SK하이닉스, 또 쌓는다...온디바이스 AI용 '3D 적층 D램' 개발 시동

SK하이닉스가 온디바이스AI향 차세대 D램으로 평가되는 3D 적층(Stacked) D램 개발에 속도를 낸다. 최근 미국 고객사와 협력해 관련 기술을 공동 설계할 인재 채용을 시작한 것으로 파악됐다. 3D 적층 D램-온(on)-로직(Logic) 설계는 로직 반도체(시스템 반도체) 위에 메모리를 직접 쌓아올리는 차세대 반도체 기술이다. 생성형 AI 이후 피지컬 AI 시대 온디바이스 방식의 엣지 AI 기기의 핵심 반도체로 작동할 것으로 기대된다. 24일 업계에 따르면 SK하이닉스는 최근 미국 산호세에 위치한 미주 법인을 통해 3D 적층(Stacked) D램-온(on)-로직(Logic) 설계 엔지니어를 채용하고 있다. SK하이닉스가 3D 적층 D램 분야의 전문 인력을 채용하는 것은 이번이 처음이다. 해당 기술이 온디바이스 AI 영역에서 차세대 메모리반도체로 주목받고 있는 만큼, 선제적으로 상용화 준비에 나서려는 것으로 풀이된다. 특히 SK하이닉스는 이미 특정 고객사와 해당 기술 적용을 위한 협력 관계를 맺은 것으로 파악된다. 회사는 이번 채용 공고에서 "미국 고객사와 긴밀히 협력해 3D 적층 D램 로직(logic) 다이 공동 설계를 주도할 수 있는 인재를 찾고 있다"며 "변화하는 기술 요구사항과 시장 수요에 부합하는 다이 설계 솔루션을 제공하는 것이 목표"라고 설명했다. 세부적으로 SK하이닉스는 3D 적층 D램-온-로직 디자인 설계를 담당할 인력을 모집한다. 3D 적층 D램-온-로직은 시스템반도체 위에 D램을 수직으로 직접 쌓아 올리는 최첨단 적층 기술이다. 단순히 두 칩을 위아래로 배치하는 PoP(패키지-온-패키지)보다 칩 간 연결 거리를 크게 줄일 수 있으며, 동일한 면적에서 더 많은 데이터 전송통로(I/O)를 구현할 수 있다. 덕분에 데이터 전송 지연을 줄이고 전력 효율과 공간 활용도를 높일 수 있다. SK하이닉스의 설명에 따르면 해당 기술은 주로 온디바이스 AI 시장을 타겟으로 개발되고 있다. 온디바이스 AI는 높은 메모리 대역폭과 저전력 특성을 동시에 요구하기 때문에 PoP 구조로는 성능 구현에 한계가 있다는 지적이 제기돼 왔다. 가장 유망한 적용처로는 모바일 AP(어플리케이션 프로세서) 등이 거론된다. 모바일 AP는 스마트폰의 두뇌 역할을 담당하는 시스템반도체로, 기기 내 온디바이스 AI 구현을 위해 가장 최첨단 파운드리 및 패키징 공정을 채용하는 분야다. 애플과 퀄컴 등이 대표적인 설계 기업이다. 이와 관련 안현 개발총괄 사장은 지난 4월 열린 'TSMC 테크놀로지 심포지엄 2026'에서 "메모리와 로직 기술의 통합은 기존 구조의 한계를 뛰어넘어 AI 성능을 극대화할 기술적 돌파구"라며 "커스텀 고대역폭메모리(HBM)를 넘어 고대역폭플래시(HBF), 3D 적층 D램-온-로직에 이르기까지 고객의 다양한 워크로드에 최적화된 솔루션을 제공할 것"이라고 밝힌 바 있다.

2026.07.24 11:03장경윤 기자

삼성전자 "D램, 3D 시대 온다…핀펫 기술 적용 가속"

“BCAT 기반 기존 D램은 10nm(나노미터, 10억분의 1m) 미만에서 한계에 달할 것으로 전망됩니다.” 오정훈 삼성전자 마스터는 15일 소노캄 여수에서 진행 중인 '2025년도 반도체공학회 하계종합학술대회'에서 이같이 전망했다. BCAT(Buried Channel Array Transistor)은 메모리 셀의 누설 전류를 줄이기 위해 개발된 트랜지스터 구조다. 채널 길이를 줄여 D램 셀의 크기를 줄이고 집적도를 높인다. 10나노 이하의 극미세 공정에서는 트랜지스터 크기를 줄여도 소자 간 간격이 좁아져 소자 간 연결을 위한 메탈의 저항이 커지고, 발열 문제가 발생할 수 있다. 오 마스터는 “셀 트랜지스터 공간을 다른 형태로 확장해서 써야한다”며 3D D램을 대안으로 제시했다. 3D D램은 메로리를 수직으로 쌓은 제품이다. 기존 D램은 셀이 수평으로 배치됐다. 기존 D램 대비 더 많은 셀을 집적할 수 있기 때문에 용량을 늘리고, 성능도 상승한다. 삼성전자는 3D D램 구현에 핀펫(FinFET) 공정을 적용한다. 핀펫은 반도체 소자의 성능 향상을 위해 개발된 3차원 구조 공정 기술이다. 평면(2D) 구조 한계를 극복하고 채널을 3면으로 둘러싼 게이트를 통해 전류 흐름을 효과적으로 제어한다. 과거 주로 파운드리(반도체 위탁생산)에 활용되던 기술이다. 오 마스터는 “컨벤셔널 D램에서도 핀펫을 전 제품에 쓰는 시대가 찾아올 것”이라고 말했다. 그러면서 “핀펫이 적용된 칩이 언젠가는 나오겠지만 시점에 대해서는 언급할 수 없다”며 “열심히 개발하고 있는 단계”라고 전했다. 다만 핀펫 공정은 페리 트랜지스터에만 적용된다. 페리는 D램에서 셀 주변의 회로를 제어하는 트랜지스터다. 4F스퀘어 적용 여부에 대해서는 발표하지 않았다. 4F스퀘어는 현재 시장 주류 기술인 6F 스퀘어에서 셀 면적을 더 줄인 구조로, 집적도를 높일 수 있는 차세대 기술로 평가받는다. 그러나 삼성전자가 4F스퀘어를 기반으로 D램 구조를 바꾼 뒤, 3D D램을 개발한다는 점을 고려하면 4F스퀘어부터 핀펫 공정이 적용될 가능성이 크다. 그는 파운드리 기술이 메모리 공정으로 적용이 가속화되는 상황이냐는 질문에 “그렇다”고 긍정했다.

2025.07.15 16:14전화평 기자

위로 쌓는 3D 반도체 시대 도래...핵심은 '극저온 식각'

지난날 반도체는 수평으로 배치됐다. 현재 상보형 금속 산화 반도체(CMOS) 공정 기반 칩이 단층의 수평 평면에 트랜지스터를 배치하는 데 최적화됐기 때문이다. 또, 전류가 흐를 때도 수평 배치된 금속 배선이 더 짧고 균일하게 설계 가능하다는 점도 반도체가 수평 배치되던 이유다. 그러나 오늘날 수평 배치는 집적도의 한계에 부딪혔다. 동일한 평면 위에 넣을 수 있는 트랜지스터 수에 물리적 제한이 걸린 탓이다. 3D 반도체, 평면의 끝에서 시작된 입체 전쟁 이에 반도체 업계에서 주목하는 기술이 3D 반도체다. 3D 반도체는 칩을 쌓아올린 기술이다. 기존 평면(2D) 반도체보다 집적도와 성능이 향상되면서도 전력 효율이 좋다. 3D 기술은 D램, 낸드플래시, SoC(시스템 온 칩) 등 다양한 반도체에 적용될 전망이다. 국내외 기업의 경우 제조업체를 중심으로 3D 반도체 개발에 한창이다. 삼성전자는 로직(시스템 반도체), 메모리, 패키징 전 영역에서 3D 반도체를 구현하려는 유일한 기업이다. 특히 3나노 이하 로직 반도체에 세계 최초로 적용한 GAA(게이트 올 어라운드) 기술에 3D 구조를 적용한다. GAA는 트랜지스터 핵심 구성요소인 채널 4개면을 게이트가 둘러싼 형태로, 기존 3개면이 접합된 핀펫(FinFET) 대비 고성능·저전력 반도체를 쉽게 구현할 수 있다. 삼성전자가 현재 연구 중인 3D GAA 구조는 '3DSFET'으로 불리며, 3D 적층과 GAA를 결합하고 있다. SK하이닉스의 경우 최근 실적을 견인하고 있는 HBM(고대역폭 메모리)이 D램 다이를 적층하고 TSV(실리콘 관통전극)로 연결한 3D 메모리다. 시장 1위인 HBM 기술력을 앞세워 단순 D램, 낸드 등 메모리 제조에서 벗어나, AI·고성능 연산에 적합한 프리미엄 메모리 중심의 기술 리더십 확보에 집중하고 있다. TSMC는 세계 1위 파운드리 기업답게, 3D 패키징과 칩렛 아키텍처에서 독보적인 경쟁력을 보여주고 있다. SoIC(system on Integrated Chips)이 TSMC의 대표적인 수직 적층 3D 기술이다. SoIC는 다양한 기능의 칩을 수직 방향으로 연결해 성능을 높이고 전력 손실을 줄이는 기술로 애플, AMD, 브로드컴 등 글로벌 기업들이 SoIC 기술을 활용하고 있다. 아울러 TSMC는 공정 미세화와 3D 패키징 결합을 통해 파운드리 경쟁력을 유지하며, 고부가가치 설계 기업들과의 파트너십을 적극 강화 중이다. 3D 반도체 핵심 기술 '극저온 식각' 이를 위해 필요한 기술이 바로 '극저온 식각' 기술이다. 식각은 반도체 웨이퍼 표면을 원하는 패턴대로 깎아내는 공정으로, 극저온 식각은 영하 60~70°C 환경에서 식각을 진행한다. 기존 식각 대비 30~40°C 가량이 더 낮은 환경에서 식각을 진행하는 것이다. 이처럼 낮은 온도에서 극저온 식각을 진행하는 이유는 정밀한 식각이 가능하기 때문이다. 해당 기술이 적용될 때 플라즈마는 실리콘 표면을 화학적으로 반응해 깎아낸다. 이후 산소가 산화막을 형성해, 저온 상태에서 고체 보호막으로 표면에 남는다. 이 보호막이 식각 방향성을 제어하며 옆면이 깎이지 않도록 보호하는 것이다. 보호막은 식각 후 온도를 올리거나 플라즈마로 제거한다. 반도체 장비 업계 관계자는 “극저온 식각은 반도체에서 금속간 연결을 담당하는 비아(Via)를 더 일정하고 깊게 팔 수 있도록 돕는다”며 “3D 기술 상용화를 위한 필수 기술”이라고 강조했다. 한편 삼성전자 등 제조사는 램리서치와 도쿄일렉트론(TEL)의 극저온 식각 장비를 테스트하고 있다.

2025.07.14 16:12전화평 기자

인피니티시마, SK하이닉스 D램 공정에 첨단 계측장비 공급

인피니티시마(Infinitesima)는 SK하이닉스 양산 라인에 '메트론(Metron) 3D' 300mm 인라인(in-line) 웨이퍼 계측 시스템을 공급했다고 9일 밝혔다. 메트론 3D는 SK하이닉스의 차세대 메모리 디바이스 제조에 필수적인 서브 나노미터 정확도의 3차원(3D) 공정 제어를 제공한다. 이번 SK하이닉스의 양산 라인 적용은 여러 공정 단계에 대한 시스템 특성화 작업을 포함한 광범위한 평가를 거친 후 이루어졌다. 최영현 SK하이닉스 DMI(결함 분석, 계측 및 검사 기술) 담당 선임(Head of DMI)은 “나노미터 수준에서의 3차원 공정 제어는 첨단 D램 공정에서 고수율을 보장하는 데 있어서 점점 더 중요해지고 있다"며 "인피니티시마의 메트론 3D는 대량양산(HVM) 구현에 필요한 비용 효율성을 갖춘 우수한 서브 나노미터 3D 계측 성능을 입증했다”고 말했다. 메트론 3D는 통상적인 원자현미경(AFM) 처리량보다 10배에서 100배의 AFM 계측 능력을 제공하는 인피니티시마 고유의 RPMTM(Rapid Probe MicroscopeTM) 기술을 특징으로 한다. 또한 이 시스템은 완전 자동화된 웨이퍼, 데이터, 프로브 핸들링 기능을 지원해 반도체 디바이스의 인라인 대량 생산에 최적화돼 있다. 이 계측 솔루션에 대한 투자는 SK하이닉스가 컴퓨터 메모리의 개발 및 제조 분야에서 기술 리더십을 유지하기 위해 얼마나 노력하고 있는지를 잘 보여준다. 피터 젠킨스 인피니티시마 회장 겸 CEO는 “SK하이닉스와 협력하게 되어 매우 기쁘다"며 "SK하이닉스의 지원과 지도 덕분에 우리 메트론 3D 시스템이 신속히 품질 평가를 마치고 대량 양산에 채택될 수 있었다”고 밝혔다.

2025.07.09 13:24장경윤 기자

SK하이닉스, 10나노급 이하 D램 미래 기술 로드맵 공개

SK하이닉스가 일본 교토에서 8일부터 12일까지 진행되는 'IEEE VLSI 심포지엄 2025'을 열고 향후 회사의 30년을 이끌 차세대 D램 기술 로드맵을 공식 발표했다고 10일 밝혔다. IEEE VLSI 심포지엄은 반도체 회로 및 공정 기술 분야에서 세계 최고 권위를 인정받는 학술대회다. 매년 미국과 일본에서 번갈아 개최되며 차세대 반도체, AI 칩, 메모리, 패키징 등 최첨단 연구 성과가 발표된다. 차선용 SK하이닉스 미래기술연구원장(CTO)은 10일 행사 3일차 기조연설에서 '지속가능한 미래를 위한 D램 기술의 혁신 주도(Driving Innovation in DRAM Technology: Towards a Sustainable Future)'를 주제로 발표를 진행했다. 차 CTO는 "현재 테크 플랫폼을 적용한 미세 공정은 점차 성능과 용량을 개선하기 어려운 국면에 접어들고 있다"며 "이를 극복하기 위해 10나노 이하에서 구조와 소재, 구성 요소의 혁신을 바탕으로 4F 스퀘어 VG(수직 게이트) 플랫폼과 3D D램 기술을 준비해 기술적 한계를 돌파하겠다"고 밝혔다. 4F 스퀘어 VG 플랫폼은 D램의 셀 면적을 최소화하고, 수직 게이트(Gate) 구조를 통해 고집적·고속·저전력 D램 구현을 가능하게 하는 차세대 메모리 기술이다. 기존 D램은 단일 셀의 면적이 6F(2F x 3F)였으나, 4F(2F x 2F)는 이보다 작은 면적으로 집적도 향상에 유리하다. VG는 D램에서 트랜지스터의 스위치 역할을 하는 게이트(Gate)를 수직으로 세우고 그 주위를 채널이 감싸고 있는 구조다. 기존에는 게이트가 채널 위에 수평으로 눕혀져 있는 평면구조였다. 차 CTO는 4F 스퀘어 VG와 함께 3D D램도 차세대 D램 기술의 핵심 축으로 제시했다. 3D D램은 셀 자체를 수직으로 적층하는 기술이다. 업계에서는 이 기술의 제조 비용이 적층 수에 비례해 증가할 수 있다는 관측이 있지만, SK하이닉스는 기술 혁신을 통해 이를 극복하고 경쟁력을 확보하겠다는 방침이다. 또한 회사는 핵심 소재와 D램 구성 요소 전반에 대한 기술 고도화를 추진해 새로운 성장 동력을 확보하고, 이를 통해 향후 30년간 D램 기술 진화를 지속할 수 있는 기반을 구축하겠다는 계획도 공개했다. 차 CTO는 “2010년 전후만 하더라도 D램 기술은 20나노가 한계라는 전망이 많았으나 지속적인 기술 혁신을 통해 현재에 이르게 됐다"며 “앞으로 D램 기술 개발에 참여할 젊은 엔지니어들의 이정표가 될 중장기 기술 혁신 비전을 제시하고, 업계와 함께 협력해 D램의 미래를 현실로 만들어 가겠다”고 밝혔다. 한편 행사 마지막 날인 12일에는 박주동 SK하이닉스 부사장(차세대D램 TF 담당)이 발표자로 나선다. 이 자리에서 VG와 웨이퍼 본딩 기술을 적용해 D램의 전기적 특성을 확인한 최신 연구 결과도 공개할 예정이다.

2025.06.10 10:02장경윤 기자

AMAT, '업계 유일' 계측 장비로 3D·2나노 시장 공략…"이미 상용화 시작"

어플라이드머티어리얼즈(AMAT)가 차세대 전자빔 시스템으로 2나노미터(nm), 3D D램 등 첨단 반도체 시장을 공략한다. 해당 장비는 업계 유일의 CFE(냉전계 방출) 기술과 AI를 결합한 것이 특징으로, 이미 유수의 고객사 공정에 도입된 것으로 알려졌다. 어플라이드머티어리얼즈(AMAT)는 20일 오전 파크 하얏트 서울에서 'SEM비전 H20' 발표회를 열고 회사의 계측 기술력에 대해 소개했다. 장만수 AMAT코리아 이미징 및 프로세스 제어 기술 디렉터는 "반도체 공정이 초미세화되면서, 이제는 옹스트롬(Angstrom; 0.1나노미터)과 3D 트랜지스터 구조 등 첨단 기술이 도입되고 있다"며 "그러나 기존 계측 시스템으로는 이에 대응하기 힘들어, AMAT는 고도의 전자빔 기술과 AI를 결합한 새로운 장비를 개발해냈다"고 설명했다. SEM은 전자현미경의 일종으로, 전자빔을 주사해 표본을 계측하는 기술이다. AMAT의 'SEM비전 H20'은 업계에서 가장 높은 수준의 감도 및 분해능을 구현한 전자빔과 회사의 2세대 CFE 기술을 갖췄다. 전자빔은 빛보다 파장이 짧아 깊은 홈까지 정밀하게 관찰할 수 있다. 덕분에 수 나노미터(nm) 대의 미세 공정과, 트랜지스터를 수직으로 쌓는 3D 구조에도 대응이 가능하다는 게 AMAT의 설명이다. 장 디렉터는 "해당 장비는 이미 실제로 상용화해 고객사들이 활용 중"이라며 "현존하는 모든 최선단 공정에 다 활용이 가능하다고 보면 된다"고 말했다. CFE란 기존 1천500도 이상에서 작동하는 고온전계 방출형 대비 낮은 온도 환경에서 작동하는 기술이다. 온도가 낮아지면 빔 폭이 좁아지고 전가 개수가 많아져, 분해능이 샹항되고 이미징 속도가 크게 빨라진다. 특히 2세대 CFE의 경우, 1세대 대비 이미징 속도가 2배 빠른 것으로 나타났다. 고온전계 방출형 대비로는 3배 빠르다. CFE가 지닌 불순물 취약 관련 문제도 2세대에서는 고진공, 자가 세정 기술 등을 도입해 보완했다. 장 디렉터는 "AMAT가 CFE 기술 상용화를 위해 쏟은 개발기간만 해도 10년이 넘는다"며 "현재 업계에서 이를 상용화한 기업은 AMAT이 유일하다"고 강조했다. AI 역시 SEM비전 H20의 주요 특성 중 하나다. 기존 SEM을 통해 얻은 이미지 상에는 실제 결함과 계측 오류로 인한 노이즈 등이 뒤섞여 있다. 때문에 SEM 이미지를 여러 장 찍어야 하는데, 초미세공정에서는 결함 크기가 줄어들어 육안으로 둘을 구분하기가 힘들다. 이에 AMAT는 AI 기술로 실제 결함과 노이즈를 구분하는 시스템을 도입했다. 실제 회로 설계도에서 얻은 데이터를 추출해 신뢰성을 높였다. 장 디렉터는 "기존 전자빔 기반의 SEM 계측은 3시간 수준의 쓰루풋에도 결함을 완전하게 잡아내지 못하는 문제가 있었다"며 "이번 SEM비전 H20은 1시간 이내로 더 많은 결함을 정확하게 잡아내기 때문에, 첨단 반도체 수율 향상에 상당한 도움을 줄 수 있을 것"이라고 말했다.

2025.02.20 11:49장경윤 기자

EVG, '세미콘 코리아 2025'서 HBM·3D D램용 본딩 솔루션 공개

오스트리아에 본사를 둔 반도체 장비기업 EV그룹(EVG)은 오는 19일부터 21일까지 서울 코엑스에서 개최되는 '세미콘 코리아 2025'에서 업계 선도적인 'IR 레이어릴리즈(LayerRelease)' 템포러리 본딩 및 디본딩(TBDB) 솔루션 등을 선보인다고 17일 밝혔다. EVG는 인공지능(AI) 가속기와 고성능 컴퓨팅(HPC)의 핵심 구성요소인 HBM(고대역폭메모리) 및 3D DRAM의 개발 과 생산을 지원하는 TBDB 솔루션을 포함해, 업계에서 가장 포괄적인 웨이퍼 본딩 솔루션을 제공한다. 세미콘 코리아는 미래를 만들어 나가는 핵심 트렌드를 선보이는 세계 최고의 반도체 기술 전시회 중 하나로, 올해 행사에서는 AI와 함께 첨단 패키징, 지속 가능한 반도체 제조 등이 주요 주제로 다뤄질 전망이다. EVG의 IR 레이어릴리즈 기술은 완전한 프런트엔드 호환성을 갖춘 레이어 분리 기술로, 실리콘을 투과하는 파장대를 갖는 적외선(IR) 레이저를 사용하는 것이 특징이다. 이 기술은 특수하게 조성된 무기질 레이어와 함께 사용할 경우, 초박형 필름이나 레이어를 실리콘 캐리어로부터 나노미터 정밀도로 분리할 수 있으며, 업계 최고 수준의 디본딩 처리량을 제공한다. 토르스텐 마티아스 EVG 아태지역 세일즈 디렉터는 “차세대 HBM과 3D D램의 개발 및 양산을 가속화하는 것은 한국 반도체 업계의 최우선 과제이고, 이는 TBDB기술의 혁신을 필요로 한다"며 "EVG의 IR 레이어릴리즈 기술을 적용하면 더 얇은 두께의 다이를 구현함으로써 HBM을 더 높이 적층할 수 있기 때문에, 기계적 디본딩의 필요성을 없애 준다"고 밝혔다. 또한 IR 레이어릴리즈는 실리콘 캐리어 사용을 지원하면서, 기계적 디본딩 공정을 1:1 대체하여, 현재 및 차세대 적층 메모리 공정을 모두 지원한다. 뿐만 아니라 프런트엔드 호환성을 제공하므로 퓨전 및 하이브리드 본딩 공정과도 결합할 수 있어 차세대 메모리 및 비메모리 반도체에 필수적인 초박형 웨이퍼 및 필름 프로세싱에도 이상적이다. HBM과 3D D램은 높은 대역폭, 낮은 지연 시간, 저전력 특성을 최소형으로 제공하기 때문에, 점점 더 증가하는 AI 학습 애플리케이션의 수요에 대응하기 위한 유망한 반도체 기술로 부상하고 있다. TBDB는 이러한 첨단 메모리 칩 제조에 필수적인 칩 적층 공정 중에 핵심이다. 기계적 디본딩과 같은 기존의 디본딩 방식은 차세대 HBM과 같이 매우 복잡한 설계의 초박형 웨이퍼를 위한 충분한 정밀도를 제공하지 못한다. EVG의 IR 레이어릴리즈 솔루션은 정밀성, 더 높은 수율, 더 낮은 소유 비용, 환경에 대한 영향, 그리고 미래 대응 능력 측면에서 한국을 비롯한 전세계 메모리 반도체 및 기타 디바이스 제조사들에게 명확한 이점을 제공한다. IR 레이어릴리즈는 기존의 기계적 디본딩을 대체하며, EVG850 플랫폼을 기반으로 하는 EVG의 슬라이드 오프 및 UV 레이저 디본딩 솔루션들과 함께 EVG 디본딩 기술 포트폴리오를 더욱 강화한다.

2025.02.17 13:58장경윤 기자

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