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첨단 반도체 패키징 기술 내년 본격 확대…CPO·HBM4가 성장 주도

22일 반도체 전문 분석기관 테크인사이츠는 AI 및 HPC 수요 급증에 따라 첨단 패키징 기술이 내년 반도체 산업의 성장 동력으로 부상할 것이라고 밝혔다. 특히 CPO(공동 광학 패키징), 차세대 HBM4, 유리 기판, 패널 레벨 패키징, 그리고 첨단 열 관리 솔루션 등이 핵심 기술로 지목된다. CPO는 광 송수신 모듈을 칩 근처 또는 패키지에 직접 통합하는 기술로, 기존 착탈식 트랜시버 방식 대비 전력 효율을 크게 높일 수 있다. CPO 기술 발전 로드맵은 플러그형 트랜시버에서 온보드 옵틱스, 패키지 가장자리에 광 모듈을 배치하는 CPO 엣지, 그리고 칩 간 광통신으로 이어질 전망이다. 테크인사이츠는 "TSMC, 엔비디아, 브로드컴 등 글로벌 주요 기업들이 관련 제품 출시를 준비 중"이라며 내년이 CPO 기술 상용화의 전환점이 될 것으로 전망했다. HBM4는 가장 진보된 3D 패키징 솔루션 중 하나로, 성능 향상과 함께 적층 공정에서의 수율 관리가 핵심 과제로 떠오르고 있다. 스택 높이가 증가하면서 생산 효율과 지속가능성 확보를 위한 새로운 패키징 기술 개발 필요성이 커지고 있다. 또한 고성능 칩의 대형화에 따라 유리 기판과 패널 레벨 패키징으로의 전환이 가속화되고 있다. 유리 기판은 실리콘 대비 안정성과 배선 특성이 우수해 대형 칩 설계에 적합하며, 패널 레벨 패키징은 생산 효율성을 높이고 비용을 절감할 수 있는 차세대 기술로 주목받고 있다. 이와 함께 글로벌 반도체 기업들의 설비 투자 및 공급망 재편도 활발히 진행 중이다. 3D 적층 기술 확산으로 인한 발열 문제 역시 업계의 주요 과제로 부상했다. 이에 따라 데이터센터를 중심으로 액침 냉각(liquid cooling), 고성능 열 인터페이스 소재(TIM), 백사이드 파워 딜리버리(backside power delivery) 등의 첨단 열 관리 솔루션 도입이 확대되고 있으며, 이 기술들은 향후 모바일과 가전제품에도 적용될 것으로 예상된다. 테크인사이츠는 "2026년은 첨단 패키징 기술이 AI·HPC 시장을 넘어 모바일 및 소비자 가전 시장으로 본격 확산되는 원년이 될 것"이라며 "패키징 기술 경쟁과 설비 투자, 표준화 주도권 확보를 위한 움직임이 한층 치열해질 것"이라고 밝혔다.

2025.10.22 11:41장경윤

램리서치, 첨단 패키징용 증착 장비 'VECTOR TEOS 3D' 공개

램리서치는 첨단 패키징을 지원하는 혁신적 증착 장비 'VECTOR TEOS 3D'를 공개했다고 11일 밝혔다. 이 장비는 첨단 패키징 생산 과정에서 발생하는 주요 기술적 난제를 해결하며, 고중량 및 휘어진 웨이퍼를 정밀하고 안정적으로 처리할 수 있도록 설계됐다. 나노스케일 수준의 정밀도로 다이 사이에 최대 60마이크론 두께의 특수 유전체 필름을 증착할 수 있으며, 100마이크론 이상의 두께까지도 확장이 가능하다. 이 필름은 박리와 같은 일반적인 패키징 불량을 방지하기 위해 구조적·열적·기계적 지지대 역할을 수행한다. 또한 램리서치의 혁신적인 클램핑 기술과 최적화된 페디스탈 설계를 적용해 두꺼운 웨이퍼 가공 시에도 높은 안정성을 확보하고, 심하게 휘어진 웨이퍼에도 균일한 필름 증착이 가능하다. 클램핑 기술은 웨이퍼를 공정 중 흔들림 없이 고정하는 역할을 하며, 페디스탈 설계는 하부 지지 구조를 통해 열과 기계적 스트레스를 균일하게 분산시킨다. 이를 통해 VECTOR TEOS 3D는 매우 두껍고 균일한 다이 간 충진을 구현하며, 현재 전 세계 주요 로직 및 메모리 반도체 제조 공정에서 활용되고 있다. 세샤 바라다라잔 램리서치 글로벌 제품 그룹 수석 부사장은 “VECTOR TEOS 3D는 업계 최대 두께의 공극 없는 다이 간 충진 필름을 증착하고, 극심한 스트레스와 휨이 있는 웨이퍼에서도 첨단 다이 적층 공정의 까다로운 기준을 안정적으로 충족할 수 있도록 설계됐다”고 밝혔다. 그는 이어 “이는 무어의 법칙을 넘어 AI 시대로 나아가기 위한 반도체 칩 제조업체들의 요구에 부응하는 차별화된 혁신을 제공하며, 램리서치의 첨단 패키징 포트폴리오에 강력한 솔루션을 추가하는 것”이라고 덧붙였다.

2025.09.11 15:04장경윤

TSMC, 美 첨단 패키징 선점 속도…삼성전자는 투자 부담 '신중'

미국 정부가 자국 내 반도체 공급망 강화 전략에 열을 올리고 있는 가운데 대만 주요 파운드리 TSMC는 현지 최첨단 파운드리 및 패키징 팹 구축에 적극 나서고 있다. 반면 삼성전자 역시 첨단 파운드리 팹을 건설 중이나, 패키징 투자에는 부담을 느끼는 것으로 알려져 향후 두 회사의 행보에 관심이 쏠린다. 29일 업계에 따르면 TSMC는 미국 내 최첨단 패키징 생산능력 확보를 위한 설비투자에 적극적으로 나서고 있다. TSMC, 美 첨단 패키징 팹 2곳 신설…글로벌 빅테크 대응 준비 앞서 TSMC는 지난 3월 미국 내 첨단 반도체 설비투자에 1천억 달러(한화 약 138조원)의 신규 투자 프로젝트를 발표한 바 있다. 구체적으로 신규 파운드리 팹 3곳, 첨단 패키징 팹 2곳, 대규모 R&D(연구개발) 팹 등이 건설될 계획이다. 이 중 TSMC의 첨단 패키징 팹 2곳은 모두 애리조나주에 부지를 조성할 것으로 알려졌다. 명칭은 AP1·AP2로, 내년 하반기부터 착공에 돌입해 오는 2028년 양산이 시작될 전망이다. 대만 현지 언론에 따르면 AP1은 SoIC(system-on-Integrated-Chips)를 주력으로 양산한다. SoIC는 각 칩을 수직으로 적층하는 3D 패키징의 일종으로, 기존 칩 연결에 필요한 작은 돌기인 범프(Bump)를 쓰지 않는다. 덕분에 칩 간 간격을 줄여, 데이터 송수신 속도 및 전력효율성이 대폭 개선된다. AP2는 CoPoS(Chip-on-Panel-on-Substrate) 기술을 주력으로 담당할 예정이다. CoPoS는 칩과 기판 사이에 얇은 막을 삽입하는 2.5D 패키징을 바탕으로 한다. 기존 2.5D 패키징은 원형 모양의 웨이퍼에서 진행됐으나, CoPoS는 이를 직사각형 패널 상에서 수행한다. 패널의 면적이 웨이퍼 보다 넓고, 인터포저를 더 효율적으로 배치할 수 있어 생산성 향상 및 대면적 칩 제조에 유리하다. 이처럼 TSMC가 미국 내 최첨단 반도체 패키징 생산능력을 확보하려는 배경에는 공급망 문제가 영향을 미치고 있다는 평가다. 최근 미국 정부는 자국 내 반도체 산업 강화를 위해 보조금 지급, 관세 압박 등 다양한 전략을 펼치고 있다. 이에 글로벌 빅테크 기업들은 자사 칩의 양산 및 패키징을 미국 내에서 진행하는 구조를 선호하고 있다. 삼성전자, 2나노 양산에 역량 집중…첨단 패키징 투자에 부담 삼성전자 파운드리 역시 대형 고객사 확보를 위해서는 미국 내 최첨단 패키징 생산능력을 미리 갖춰야 할 것으로 관측된다. 다만 삼성전자는 이러한 투자에 부담을 느끼고 있는 것으로 알려졌다. 확실한 수요가 담보되지 않은 상황에서 선제적으로 투자를 확대하기 어렵고, 최첨단 파운드리 공정 개발 및 미국 내 신규 팹 구축에 이미 상당한 자원을 투자하고 있어서다. 현재 삼성전자는 총 370억 달러를 들여 미국 텍사스주에 2나노미터(nm) 등 최첨단 파운드리 팹을 구축하고 있다. 해당 팹은 올 연말부터 양산라인을 구축할 계획으로, 추후 지난달 약 22조원의 반도체 위탁생산 계약을 맺은 테슬라의 첨단 반도체 'AI6'를 양산하는 것이 목표다. AI6는 플립칩 본딩(칩 패드 위에 범프를 형성해 칩과 기판을 연결하는 기술) 등 기존 레거시 패키징 기술이 쓰인다. 다수의 AI6 칩을 대형 모듈로 제조하는 데에는 최첨단 패키징이 필요하지만, 현재 해당 영역은 인텔의 수주가 유력하다. 때문에 삼성전자 입장에서는 당장 미국에 최첨단 패키징 생산능력을 확보할 요인이 부족한 상황이다. 반도체 업계 관계자는 "삼성전자가 테슬라 2나노 칩을 성공적으로 양산하는 데만 해도 많은 과제를 떠안고 있고, 실패 시 되돌아올 리스크가 매우 크다"며 "이러한 상황에서 최첨단 패키징 분야까지 막대한 자원을 투자하기에는 여러 측면에서 무리가 있을 것"이라고 설명했다.

2025.08.29 14:08장경윤

삼성전자, IBM 차세대 프로세서에 '3D 패키징' 양산 공급

삼성전자가 첨단 패키징 기술로 IBM과의 협력을 강화한다. IBM이 최근 출시한 차세대 프로세서에 3D 적층 기술을 성공적으로 양산 공급한 것으로 파악됐다. 27일 업계에 따르면 IBM은 삼성전자 7나노미터(nm) 공정 및 3D 패키징을 적용한 'Power11(P11)' 칩을 이달 공식 출시했다. P11은 IBM의 자체 아키텍처를 기반으로 한 서버용 CPU다. 654mm² 면적에 총 300억개의 트랜지스터를 집적했다. 이전 세대인 P10 대비 클럭 속도가 향상됐으며, 프로세서 당 최대 25% 더 많은 코어를 추가할 수 있도록 설계됐다. IBM 자료에 따르면 P11은 삼성전자 파운드리 7나노 공정을 채택했다. 이전 P10과 같은 공정이지만, 삼성전자의 3D 패키징 기술을 통해 'ISC(Integrated Stack Capacitor; 통합형 적층 커패시터)'를 도입해 차별점을 뒀다. 커패시터는 전하를 일시적으로 저장할 수 있는 전자부품이다. 회로에 전류가 일정하게 흐르도록 조절하고 부품 간 전자파 간섭현상을 막아준다. 기존 커패시터는 PCB(인쇄회로기판)나 첨단 패키징에서 중간 기판 역할을 담당하는 인터포저 위에 부착돼 왔다. 반면 ISC는 커패시터를 패키지 내부로 끌어들여, 칩 아래에 직접 배치한다. 커패시터와 칩간 거리가 가까워지면서 더 많은 전력을 빠르게, 그리고 안정적으로 보낼 수 있게 된다. 삼성전자는 ISC를 3D 패키징을 통해 집적했다. 웨이퍼 상에 ISC를 만들고 그 위에 IBM의 프로세서를 올린 뒤, TSV(실리콘관통전극)로 연결해 TC(열압착) 본딩을 진행하는 방식이다. IBM은 이를 2.5D 패키징으로 기술했으나, 삼성전자는 ISC와 칩을 수직 적층했다는 점에서 3D 패키징으로 정의하고 있는 것으로 알려졌다. 이로써 IBM은 전공정 변화 없이도 최첨단 패키징 기술 도입을 통해 프로세서 성능을 한 단계 끌어올리게 됐다. 삼성전자 역시 3D 패키징 적용으로 자사 파운드리 기술력을 강화했다는 점에서 의미가 있다. 반도체 업계 관계자는 "제품 특성 상 P11의 출하량이 많지는 않을 것으로 보이나, 삼성전자 입장에서는 3D 패키징을 안정적으로 양산 공급했다는 점에서 긍정적"이라며 "첨단 패키징의 중요성이 대두되고 있는 만큼 고객사 확장에 도움이 될 것"이라고 설명했다.

2025.07.27 10:09장경윤

EVG, '세미콘 코리아 2025'서 HBM·3D D램용 본딩 솔루션 공개

오스트리아에 본사를 둔 반도체 장비기업 EV그룹(EVG)은 오는 19일부터 21일까지 서울 코엑스에서 개최되는 '세미콘 코리아 2025'에서 업계 선도적인 'IR 레이어릴리즈(LayerRelease)' 템포러리 본딩 및 디본딩(TBDB) 솔루션 등을 선보인다고 17일 밝혔다. EVG는 인공지능(AI) 가속기와 고성능 컴퓨팅(HPC)의 핵심 구성요소인 HBM(고대역폭메모리) 및 3D DRAM의 개발 과 생산을 지원하는 TBDB 솔루션을 포함해, 업계에서 가장 포괄적인 웨이퍼 본딩 솔루션을 제공한다. 세미콘 코리아는 미래를 만들어 나가는 핵심 트렌드를 선보이는 세계 최고의 반도체 기술 전시회 중 하나로, 올해 행사에서는 AI와 함께 첨단 패키징, 지속 가능한 반도체 제조 등이 주요 주제로 다뤄질 전망이다. EVG의 IR 레이어릴리즈 기술은 완전한 프런트엔드 호환성을 갖춘 레이어 분리 기술로, 실리콘을 투과하는 파장대를 갖는 적외선(IR) 레이저를 사용하는 것이 특징이다. 이 기술은 특수하게 조성된 무기질 레이어와 함께 사용할 경우, 초박형 필름이나 레이어를 실리콘 캐리어로부터 나노미터 정밀도로 분리할 수 있으며, 업계 최고 수준의 디본딩 처리량을 제공한다. 토르스텐 마티아스 EVG 아태지역 세일즈 디렉터는 “차세대 HBM과 3D D램의 개발 및 양산을 가속화하는 것은 한국 반도체 업계의 최우선 과제이고, 이는 TBDB기술의 혁신을 필요로 한다"며 "EVG의 IR 레이어릴리즈 기술을 적용하면 더 얇은 두께의 다이를 구현함으로써 HBM을 더 높이 적층할 수 있기 때문에, 기계적 디본딩의 필요성을 없애 준다"고 밝혔다. 또한 IR 레이어릴리즈는 실리콘 캐리어 사용을 지원하면서, 기계적 디본딩 공정을 1:1 대체하여, 현재 및 차세대 적층 메모리 공정을 모두 지원한다. 뿐만 아니라 프런트엔드 호환성을 제공하므로 퓨전 및 하이브리드 본딩 공정과도 결합할 수 있어 차세대 메모리 및 비메모리 반도체에 필수적인 초박형 웨이퍼 및 필름 프로세싱에도 이상적이다. HBM과 3D D램은 높은 대역폭, 낮은 지연 시간, 저전력 특성을 최소형으로 제공하기 때문에, 점점 더 증가하는 AI 학습 애플리케이션의 수요에 대응하기 위한 유망한 반도체 기술로 부상하고 있다. TBDB는 이러한 첨단 메모리 칩 제조에 필수적인 칩 적층 공정 중에 핵심이다. 기계적 디본딩과 같은 기존의 디본딩 방식은 차세대 HBM과 같이 매우 복잡한 설계의 초박형 웨이퍼를 위한 충분한 정밀도를 제공하지 못한다. EVG의 IR 레이어릴리즈 솔루션은 정밀성, 더 높은 수율, 더 낮은 소유 비용, 환경에 대한 영향, 그리고 미래 대응 능력 측면에서 한국을 비롯한 전세계 메모리 반도체 및 기타 디바이스 제조사들에게 명확한 이점을 제공한다. IR 레이어릴리즈는 기존의 기계적 디본딩을 대체하며, EVG850 플랫폼을 기반으로 하는 EVG의 슬라이드 오프 및 UV 레이저 디본딩 솔루션들과 함께 EVG 디본딩 기술 포트폴리오를 더욱 강화한다.

2025.02.17 13:58장경윤

전 세계 반도체 투자, 올해도 '첨단 패키징' 뜬다

올해 반도체 산업에서 첨단 패키징의 존재감이 더욱 커질 전망이다. TSMC는 올해 전체 설비투자에서 첨단 패키징이 차지하는 비중을 높이기로 했으며, 주요 메모리 기업들도 HBM의 생산능력 확대를 위한 패키징 투자에 집중할 것으로 관측된다. 19일 업계에 따르면 전 세계 주요 반도체 기업들은 최첨단 패키징 기술 및 생산능력 확대에 적극 투자할 계획이다. 첨단 패키징은 기존 웨이퍼 회로의 선폭을 줄이는 전공정을 대신해 칩 성능을 끌어올릴 대안으로 떠오르고 있다. 이에 기업들은 칩을 수직으로 적층하는 3D, 기존 플라스틱 대비 전력 효율성이 높은 유리기판, 다수의 D램을 적층하는 HBM(고대역폭메모리)용 본딩 등 첨단 패키징 기술 개발에 주력하고 있다. 일례로 TSMC는 지난 16일 진행한 2024년 4분기 실적발표에서 올해 총 설비투자 규모를 380억~420억 달러(한화 약 55조~61조원)으로 제시했다. 지난해 투자 규모가 약 43조원임을 고려하면 최대 18조원이 늘어난다. 해당 투자 중 15%는 첨단 패키징에 할당된다. 지난해 10%의 비중에서 5%p 상승한 수치다. 금액 기준으로는 전년 대비 2배 증가할 것으로 분석된다. 실제로 TSMC의 CoWoS 패키징은 엔비디아 등 글로벌 빅테크 기업들의 적극적인 주문으로 공급이 부족한 상태다. CoWoS는 칩과 기판 사이에 인터포저라는 얇은 막을 삽입해 칩 성능을 끌어올리는 2.5D 패키징 기술이다. 미국 내 첨단 패키징 투자도 더욱 강화될 전망이다. 미국 상무부는 지난 16일 첨단 패키징 관련 투자에 14억 달러를 지원하겠다고 발표했다. 이에 따라 SKC 자회사 앱솔릭스는 1억 달러를 지원받게 됐다. 앱솔릭스는 미국 조지아주 코빙턴시에서 AI 등 첨단 반도체용 유리기판 양산을 준비하고 있다. 회사는 지난달에도 생산 보조금 7천500만 달러를 지급받은 바 있다. 전세계 1위 규모의 반도체 장비기업 어플라이드머티어리얼즈(AMAT)도 차세대 패키징용 실리콘 기판 기술 개발에 1억 달러의 보조금을 지급받는다. 이외에도 국립 반도체 기술진흥센터가 12억 달러를, 애리조나 주립대가 1억 달러를 지원받는다. 메모리 업계도 AI 산업에서 각광받는 HBM의 생산능력 확대를 위해 첨단 패키징 분야에 힘을 쏟는다. 이미 삼성전자, SK하이닉스 등 국내 메모리 기업들은 지난해 설비투자 계획을 최선단 D램과 HBM에 집중하겠다고 밝힌 바 있다. 마이크론도 지난달 진행한 실적발표에서 "회계연도 2025년(2024년 9월~2025년 8월) 설비투자 규모는 135억~145억 달러 수준"이라며 "설비투자는 최선단 D램 및 HBM에 우선순위를 둘 것"이라고 발표했다.

2025.01.19 12:00장경윤