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'3D 반도체'통합검색 결과 입니다. (20건)

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TSMC, 美 첨단 패키징 선점 속도…삼성전자는 투자 부담 '신중'

미국 정부가 자국 내 반도체 공급망 강화 전략에 열을 올리고 있는 가운데 대만 주요 파운드리 TSMC는 현지 최첨단 파운드리 및 패키징 팹 구축에 적극 나서고 있다. 반면 삼성전자 역시 첨단 파운드리 팹을 건설 중이나, 패키징 투자에는 부담을 느끼는 것으로 알려져 향후 두 회사의 행보에 관심이 쏠린다. 29일 업계에 따르면 TSMC는 미국 내 최첨단 패키징 생산능력 확보를 위한 설비투자에 적극적으로 나서고 있다. TSMC, 美 첨단 패키징 팹 2곳 신설…글로벌 빅테크 대응 준비 앞서 TSMC는 지난 3월 미국 내 첨단 반도체 설비투자에 1천억 달러(한화 약 138조원)의 신규 투자 프로젝트를 발표한 바 있다. 구체적으로 신규 파운드리 팹 3곳, 첨단 패키징 팹 2곳, 대규모 R&D(연구개발) 팹 등이 건설될 계획이다. 이 중 TSMC의 첨단 패키징 팹 2곳은 모두 애리조나주에 부지를 조성할 것으로 알려졌다. 명칭은 AP1·AP2로, 내년 하반기부터 착공에 돌입해 오는 2028년 양산이 시작될 전망이다. 대만 현지 언론에 따르면 AP1은 SoIC(system-on-Integrated-Chips)를 주력으로 양산한다. SoIC는 각 칩을 수직으로 적층하는 3D 패키징의 일종으로, 기존 칩 연결에 필요한 작은 돌기인 범프(Bump)를 쓰지 않는다. 덕분에 칩 간 간격을 줄여, 데이터 송수신 속도 및 전력효율성이 대폭 개선된다. AP2는 CoPoS(Chip-on-Panel-on-Substrate) 기술을 주력으로 담당할 예정이다. CoPoS는 칩과 기판 사이에 얇은 막을 삽입하는 2.5D 패키징을 바탕으로 한다. 기존 2.5D 패키징은 원형 모양의 웨이퍼에서 진행됐으나, CoPoS는 이를 직사각형 패널 상에서 수행한다. 패널의 면적이 웨이퍼 보다 넓고, 인터포저를 더 효율적으로 배치할 수 있어 생산성 향상 및 대면적 칩 제조에 유리하다. 이처럼 TSMC가 미국 내 최첨단 반도체 패키징 생산능력을 확보하려는 배경에는 공급망 문제가 영향을 미치고 있다는 평가다. 최근 미국 정부는 자국 내 반도체 산업 강화를 위해 보조금 지급, 관세 압박 등 다양한 전략을 펼치고 있다. 이에 글로벌 빅테크 기업들은 자사 칩의 양산 및 패키징을 미국 내에서 진행하는 구조를 선호하고 있다. 삼성전자, 2나노 양산에 역량 집중…첨단 패키징 투자에 부담 삼성전자 파운드리 역시 대형 고객사 확보를 위해서는 미국 내 최첨단 패키징 생산능력을 미리 갖춰야 할 것으로 관측된다. 다만 삼성전자는 이러한 투자에 부담을 느끼고 있는 것으로 알려졌다. 확실한 수요가 담보되지 않은 상황에서 선제적으로 투자를 확대하기 어렵고, 최첨단 파운드리 공정 개발 및 미국 내 신규 팹 구축에 이미 상당한 자원을 투자하고 있어서다. 현재 삼성전자는 총 370억 달러를 들여 미국 텍사스주에 2나노미터(nm) 등 최첨단 파운드리 팹을 구축하고 있다. 해당 팹은 올 연말부터 양산라인을 구축할 계획으로, 추후 지난달 약 22조원의 반도체 위탁생산 계약을 맺은 테슬라의 첨단 반도체 'AI6'를 양산하는 것이 목표다. AI6는 플립칩 본딩(칩 패드 위에 범프를 형성해 칩과 기판을 연결하는 기술) 등 기존 레거시 패키징 기술이 쓰인다. 다수의 AI6 칩을 대형 모듈로 제조하는 데에는 최첨단 패키징이 필요하지만, 현재 해당 영역은 인텔의 수주가 유력하다. 때문에 삼성전자 입장에서는 당장 미국에 최첨단 패키징 생산능력을 확보할 요인이 부족한 상황이다. 반도체 업계 관계자는 "삼성전자가 테슬라 2나노 칩을 성공적으로 양산하는 데만 해도 많은 과제를 떠안고 있고, 실패 시 되돌아올 리스크가 매우 크다"며 "이러한 상황에서 최첨단 패키징 분야까지 막대한 자원을 투자하기에는 여러 측면에서 무리가 있을 것"이라고 설명했다.

2025.08.29 14:08장경윤

인피니티시마, ASML 등 협력사와 계측 성능 고도화 프로젝트 착수

인피니티시마는 ASML을 비롯한 파트너사들과 함께 3년에 걸친 공동 개발 프로젝트에 착수한다고 23일 밝혔다. 이번 프로젝트에서 'Metron3D' 300mm 인라인 웨이퍼 계측 시스템은 하이브리드 본딩, 고개구율(high-NA) EUV 리소그래피, 그리고 상보성 전계효과 트랜지스터(CFET)와 같은 차세대 3D 로직 반도체 구조 등 첨단 애플리케이션을 위한 계측 솔루션을 최적화하고 탐색하는 데 활용될 예정이다. 이 프로젝트는 인피니티시마의 RPM(Rapid Probe Microscope) 기술과 각 파트너사의 전문 역량을 결합해 고속 이미징, 간섭계 수준의 정밀도, 그리고 깊이 있는 3차원(3D) 표면 분석을 가능하게 하는 것이 목표다. 이를 통해 관련 업계가 고속, 대량 생산 환경에서도 소자 전 구조에 걸쳐 정밀한 3D 계측 데이터를 확보해야 하는 시급한 요구에 대응할 수 있을 것으로 기대된다. 이번 프로젝트의 일환으로, 인피니티시마는 나노일렉트로닉스 및 디지털 기술 분야의 세계적인 연구·혁신 허브인 imec에 장비를 설치할 예정이다. 해당 시스템은 ASML을 포함한 파트너사들이 차세대 디바이스 개발을 가속화하고, high-NA EUV 레지스트의 이미징 특성 분석 및 기술 개발을 지속하는 데 활용된다. 인피니티시마는 imec과의 긴밀한 협력을 통해 새로운 장비 기능을 개발 및 향상해 나갈 계획이다. 이번 협력은 미래형 반도체 디바이스 제조를 위한 핵심 기술인 진정한 3D 공정 제어 구현을 목표로 하고 있다. 인피니티시마와 imec의 파트너십은 인피니티시마의 특허 받은 RPM 기술을 활용한 팁 유도 나노스케일 단층 촬영 감지 기능의 연구 및 고장 분석 분야에 대한 적용 프로젝트로 2021년에 처음 시작됐다. 이번에 새롭게 시작한 협력은 인피니티시마와 imec 간 파트너십을 고속 인라인 생산 계측 분야로 확장하는 것으로, 나노미터 이하 수준의 특성과 점점 더 복잡해지는 3D 구조에 대한 반도체 업계의 정밀 검사 및 계측 요구에 대응하기 위한 것이다. 피터 젠킨스 인피니티시마 회장 겸 CEO는 “imec과의 기존 협력을 확장해 차세대 반도체 공정의 핵심 단계에서 직면하는 중요한 계측 과제들을 지원하게 되어 매우 기쁘다”고 밝혔다.

2025.07.23 13:25장경윤

삼성전자 "D램, 3D 시대 온다…핀펫 기술 적용 가속"

“BCAT 기반 기존 D램은 10nm(나노미터, 10억분의 1m) 미만에서 한계에 달할 것으로 전망됩니다.” 오정훈 삼성전자 마스터는 15일 소노캄 여수에서 진행 중인 '2025년도 반도체공학회 하계종합학술대회'에서 이같이 전망했다. BCAT(Buried Channel Array Transistor)은 메모리 셀의 누설 전류를 줄이기 위해 개발된 트랜지스터 구조다. 채널 길이를 줄여 D램 셀의 크기를 줄이고 집적도를 높인다. 10나노 이하의 극미세 공정에서는 트랜지스터 크기를 줄여도 소자 간 간격이 좁아져 소자 간 연결을 위한 메탈의 저항이 커지고, 발열 문제가 발생할 수 있다. 오 마스터는 “셀 트랜지스터 공간을 다른 형태로 확장해서 써야한다”며 3D D램을 대안으로 제시했다. 3D D램은 메로리를 수직으로 쌓은 제품이다. 기존 D램은 셀이 수평으로 배치됐다. 기존 D램 대비 더 많은 셀을 집적할 수 있기 때문에 용량을 늘리고, 성능도 상승한다. 삼성전자는 3D D램 구현에 핀펫(FinFET) 공정을 적용한다. 핀펫은 반도체 소자의 성능 향상을 위해 개발된 3차원 구조 공정 기술이다. 평면(2D) 구조 한계를 극복하고 채널을 3면으로 둘러싼 게이트를 통해 전류 흐름을 효과적으로 제어한다. 과거 주로 파운드리(반도체 위탁생산)에 활용되던 기술이다. 오 마스터는 “컨벤셔널 D램에서도 핀펫을 전 제품에 쓰는 시대가 찾아올 것”이라고 말했다. 그러면서 “핀펫이 적용된 칩이 언젠가는 나오겠지만 시점에 대해서는 언급할 수 없다”며 “열심히 개발하고 있는 단계”라고 전했다. 다만 핀펫 공정은 페리 트랜지스터에만 적용된다. 페리는 D램에서 셀 주변의 회로를 제어하는 트랜지스터다. 4F스퀘어 적용 여부에 대해서는 발표하지 않았다. 4F스퀘어는 현재 시장 주류 기술인 6F 스퀘어에서 셀 면적을 더 줄인 구조로, 집적도를 높일 수 있는 차세대 기술로 평가받는다. 그러나 삼성전자가 4F스퀘어를 기반으로 D램 구조를 바꾼 뒤, 3D D램을 개발한다는 점을 고려하면 4F스퀘어부터 핀펫 공정이 적용될 가능성이 크다. 그는 파운드리 기술이 메모리 공정으로 적용이 가속화되는 상황이냐는 질문에 “그렇다”고 긍정했다.

2025.07.15 16:14전화평

위로 쌓는 3D 반도체 시대 도래...핵심은 '극저온 식각'

지난날 반도체는 수평으로 배치됐다. 현재 상보형 금속 산화 반도체(CMOS) 공정 기반 칩이 단층의 수평 평면에 트랜지스터를 배치하는 데 최적화됐기 때문이다. 또, 전류가 흐를 때도 수평 배치된 금속 배선이 더 짧고 균일하게 설계 가능하다는 점도 반도체가 수평 배치되던 이유다. 그러나 오늘날 수평 배치는 집적도의 한계에 부딪혔다. 동일한 평면 위에 넣을 수 있는 트랜지스터 수에 물리적 제한이 걸린 탓이다. 3D 반도체, 평면의 끝에서 시작된 입체 전쟁 이에 반도체 업계에서 주목하는 기술이 3D 반도체다. 3D 반도체는 칩을 쌓아올린 기술이다. 기존 평면(2D) 반도체보다 집적도와 성능이 향상되면서도 전력 효율이 좋다. 3D 기술은 D램, 낸드플래시, SoC(시스템 온 칩) 등 다양한 반도체에 적용될 전망이다. 국내외 기업의 경우 제조업체를 중심으로 3D 반도체 개발에 한창이다. 삼성전자는 로직(시스템 반도체), 메모리, 패키징 전 영역에서 3D 반도체를 구현하려는 유일한 기업이다. 특히 3나노 이하 로직 반도체에 세계 최초로 적용한 GAA(게이트 올 어라운드) 기술에 3D 구조를 적용한다. GAA는 트랜지스터 핵심 구성요소인 채널 4개면을 게이트가 둘러싼 형태로, 기존 3개면이 접합된 핀펫(FinFET) 대비 고성능·저전력 반도체를 쉽게 구현할 수 있다. 삼성전자가 현재 연구 중인 3D GAA 구조는 '3DSFET'으로 불리며, 3D 적층과 GAA를 결합하고 있다. SK하이닉스의 경우 최근 실적을 견인하고 있는 HBM(고대역폭 메모리)이 D램 다이를 적층하고 TSV(실리콘 관통전극)로 연결한 3D 메모리다. 시장 1위인 HBM 기술력을 앞세워 단순 D램, 낸드 등 메모리 제조에서 벗어나, AI·고성능 연산에 적합한 프리미엄 메모리 중심의 기술 리더십 확보에 집중하고 있다. TSMC는 세계 1위 파운드리 기업답게, 3D 패키징과 칩렛 아키텍처에서 독보적인 경쟁력을 보여주고 있다. SoIC(system on Integrated Chips)이 TSMC의 대표적인 수직 적층 3D 기술이다. SoIC는 다양한 기능의 칩을 수직 방향으로 연결해 성능을 높이고 전력 손실을 줄이는 기술로 애플, AMD, 브로드컴 등 글로벌 기업들이 SoIC 기술을 활용하고 있다. 아울러 TSMC는 공정 미세화와 3D 패키징 결합을 통해 파운드리 경쟁력을 유지하며, 고부가가치 설계 기업들과의 파트너십을 적극 강화 중이다. 3D 반도체 핵심 기술 '극저온 식각' 이를 위해 필요한 기술이 바로 '극저온 식각' 기술이다. 식각은 반도체 웨이퍼 표면을 원하는 패턴대로 깎아내는 공정으로, 극저온 식각은 영하 60~70°C 환경에서 식각을 진행한다. 기존 식각 대비 30~40°C 가량이 더 낮은 환경에서 식각을 진행하는 것이다. 이처럼 낮은 온도에서 극저온 식각을 진행하는 이유는 정밀한 식각이 가능하기 때문이다. 해당 기술이 적용될 때 플라즈마는 실리콘 표면을 화학적으로 반응해 깎아낸다. 이후 산소가 산화막을 형성해, 저온 상태에서 고체 보호막으로 표면에 남는다. 이 보호막이 식각 방향성을 제어하며 옆면이 깎이지 않도록 보호하는 것이다. 보호막은 식각 후 온도를 올리거나 플라즈마로 제거한다. 반도체 장비 업계 관계자는 “극저온 식각은 반도체에서 금속간 연결을 담당하는 비아(Via)를 더 일정하고 깊게 팔 수 있도록 돕는다”며 “3D 기술 상용화를 위한 필수 기술”이라고 강조했다. 한편 삼성전자 등 제조사는 램리서치와 도쿄일렉트론(TEL)의 극저온 식각 장비를 테스트하고 있다.

2025.07.14 16:12전화평

인피니티시마, SK하이닉스 D램 공정에 첨단 계측장비 공급

인피니티시마(Infinitesima)는 SK하이닉스 양산 라인에 '메트론(Metron) 3D' 300mm 인라인(in-line) 웨이퍼 계측 시스템을 공급했다고 9일 밝혔다. 메트론 3D는 SK하이닉스의 차세대 메모리 디바이스 제조에 필수적인 서브 나노미터 정확도의 3차원(3D) 공정 제어를 제공한다. 이번 SK하이닉스의 양산 라인 적용은 여러 공정 단계에 대한 시스템 특성화 작업을 포함한 광범위한 평가를 거친 후 이루어졌다. 최영현 SK하이닉스 DMI(결함 분석, 계측 및 검사 기술) 담당 선임(Head of DMI)은 “나노미터 수준에서의 3차원 공정 제어는 첨단 D램 공정에서 고수율을 보장하는 데 있어서 점점 더 중요해지고 있다"며 "인피니티시마의 메트론 3D는 대량양산(HVM) 구현에 필요한 비용 효율성을 갖춘 우수한 서브 나노미터 3D 계측 성능을 입증했다”고 말했다. 메트론 3D는 통상적인 원자현미경(AFM) 처리량보다 10배에서 100배의 AFM 계측 능력을 제공하는 인피니티시마 고유의 RPMTM(Rapid Probe MicroscopeTM) 기술을 특징으로 한다. 또한 이 시스템은 완전 자동화된 웨이퍼, 데이터, 프로브 핸들링 기능을 지원해 반도체 디바이스의 인라인 대량 생산에 최적화돼 있다. 이 계측 솔루션에 대한 투자는 SK하이닉스가 컴퓨터 메모리의 개발 및 제조 분야에서 기술 리더십을 유지하기 위해 얼마나 노력하고 있는지를 잘 보여준다. 피터 젠킨스 인피니티시마 회장 겸 CEO는 “SK하이닉스와 협력하게 되어 매우 기쁘다"며 "SK하이닉스의 지원과 지도 덕분에 우리 메트론 3D 시스템이 신속히 품질 평가를 마치고 대량 양산에 채택될 수 있었다”고 밝혔다.

2025.07.09 13:24장경윤

韓 HBM에 도전장 낸 日 사이메모리, 기본 구조 베일 벗었다

한 때 반도체 왕국을 건설하며 세계 시장을 호령하던 일본이 HBM(고대역폭메모리)을 뛰어넘는 차세대 메모리 반도체 개발에 돌입했다. 이 칩은 연산(프로세서)과 저장(메모리) 장치를 하나의 패키지 안에 수직으로 통합해 속도를 획기적으로 끌어올린 게 특징이다. 13일 반도체 업계 및 외신에 따르면 일본 소프트뱅크와 미국 인텔이 손을 잡고 '사이메모리(Saimemory)'를 설립했다. 회사는 저전력 AI용 메모리를 개발하는 기업이다. HBM과 비교해 전력 소모량이 절반 수준에 불과한 메모리를 개발하는 게 목적이다. HBM 시장의 90% 이상을 한국이 점유율하고 있는 만큼, 한국을 중심으로 편성된 메모리 시장의 지형도를 바꾸겠다는 의도로 해석된다. 사이메모리는 도쿄대학교 등 일본 학계의 특허와 인텔의 기술을 접목한 3D 스택형 D램 기반 메모리 시제품을 2027년까지 완성하는 것을 목표로 하고 있다. 상용화 시점은 2030년 이전으로 예상된다. AI칩까지 한번에 3D 패키징...뉴로모픽과 유사해 사이메모리는 기존 컴퓨터 구조와 다르다. 일반적으로 컴퓨터는 프로세서, 메모리, 프로그램 3가지로 구성된다. 이를 폰 노이만 구조라고 한다. 폰 노이만 구조의 컴퓨터는 연산과 저장의 역할을 각각 프로세서(CPU, GPU, NPU 등)와 메모리로 나눈다. 역할이 다른 만큼 물리적 위치도 떨어져 있다. 프로세서와 메모리 사이의 신호 전송 거리를 단축시키는 인터포저가 필요한 이유다. 반면 사이메모리는 메모리와 프로세서를 함께 적층했다. HBM이 D램만 적층한 뒤 GPU 옆에 놓은 칩이라면, 사이메모리는 GPU와 HBM을 함께 쌓은 걸로 이해하면 쉽다. 연산과 저장 장치가 붙어 있는 만큼 데이터 복사 없이 연산이 가능하다. 고성능 컴퓨팅의 고질적인 문제였던 병목 현상을 완화시킬 수 있는 셈이다. 이를 가능하게 해주는 기술이 일본 도쿄대의 특허다. 도쿄대는 지난 2019년 3월 '3D 스택 메모리를 포함한 AI 프로세서(Artificial intelligence processor with 3D stack memory)'라는 명칭의 특허를 등록했다. 사실상 패키징 기술로, TSV(실리콘 관통 전극) 등 기술을 통해 계층 간 초고속 연결을 실현한다. 전체적인 콘셉트는 뉴로모픽 반도체와 유사하다. 뉴로모픽은 인간의 뇌를 본따 만든 반도체로, 폰 노이만 구조에서 완전 벗어난 게 특징이다. 두 칩의 차이는 뉴로모픽이 연산과 저장이 하나의 소자에서 이뤄지는 반면, 사이메모리는 칩을 붙였을 뿐 하나의 소자에서 연산과 저장이 이뤄지지는 않는다. 부분적으로 폰 노이만 구조를 벗어났지만 완전한 탈피는 아닌 것이다. 신현철 반도체공학회 학회장 겸 광운대 반도체시스템공학부 교수는 “사이메모리는 프로세서와 메모리가 어쨌든 각각 다른 칩”이라며 “뉴로모픽은 연산과 기억을 하나의 소자에서 해야 한다. 뉴로모픽 반도체는 아닌 것 같다”고 설명했다. 이종한 상명대학교 시스템반도체공학과 교수는 “폰 노이만 구조는 메모리와 비메모리(시스템)이 데이터를 주고 받는 것인데 사이메모리도 이를 크게 벗어나진 않는 것 같다”며 “기존 구조는 유지하되 부분적으로 성능을 꾀하는 것”이라고 말했다. 이종 연결 기술이 어려워...양산이 장애물 상용화에 가장 큰 장애물은 이종 간 연결로 평가된다. 메모리와 프로세서는 칩의 구조 자체가 완전 다르다. 단순히 서로 다른 칩을 연결하는 문제가 아니라 재료, 전기, 열, 신호 처리 등 복잡한 문제가 엉켜있다. 만약 전기적 특성이 다르면 제대로 동작하지 않거나 장치에 손상이 일어날 가능성이 높다. 현재 파운드리(반도체 위탁생산) 업계에서는 이 같은 이종 반도체 간 연결을 하나의 패키지로 통합하는 기술을 개발하고 있다. 삼성전자에서는 아이큐브(I-Cube), TSMC는 인포(InFO), 인텔은 포베로스(Foveros)라고 부른다. 다만 프로세서 명가 인텔이 사이메모리에 참여한 만큼 이종간 칩 연결이 가능할 것이라는 의견도 나온다. 신현철 학회장은 “서로 다른 칩을 연결하는 건 마치 볼트가 구멍에 맞지 않는데 연결하는 그런 느낌”이라면서도 “인텔이 워낙 프로세스를 잘하는 업체니까 이쪽 부분에서 해결할 수 있는 기술이 있을 것 같다”고 예상했다. 다른 장애물로는 양산이 꼽힌다. 연구를 마치고 양산에 들어갈 때 칩의 수율을 확보하기 어려울 수 있다는 의견이다. 아울러 사이메모리가 메모리 팹리스(반도체 설계전문)를 표방하는 만큼, 지금까지 메모리의 생산 방식과 다를 가능성이 높다. 지금까지 메모리 반도체 업체들은 설계와 제조를 같이 하는 IDM(종합반도체기업)이었다. 메모리 팹리스라는 사업을 얘기한 곳은 사이메모리가 처음이다. 이종한 교수는 “뉴로모픽도 개발은 어느 정도 됐는데 양산은 또 다른 이야기인 것처럼, 실제로 양산하는 건 다른 문제”라고 말했다.

2025.06.13 10:07전화평

SK키파운드리, 3차원 속도·방향 측정 '3D 홀 효과 센서' 기술 출시

SK키파운드리는 3차원의 자기장 감지를 통해 속도와 방향을 측정할 수 있는 새로운 '3D 홀 효과 센서(Hall-effect Sensor)' 기술을 제공한다고 6일 밝혔다. 홀 효과 센서는 도체나 반도체가 자기장을 통과하는 과정에서 발생하는 전압 차를 인지하는 홀 효과를 이용해 자기장 강도를 측정하는 센서다. 이렇게 측정된 자기장을 통해 소자의 위치, 속도, 회전, 방향, 전류 등을 활용하는 산업에 활용된다. SK키파운드리는 기존 1D(1차원), 2D(2차원) 홀 효과 센서를 사용한 다양한 제품 군을 제공해왔으며, 이번 3D 홀 효과 센서는 수직 및 평면 홀 효과 센서를 하나의 칩에 통합하고 기존 2D제품 이상의 감도 제공을 통해, 3차원의 미세한 방향 및 속도 변화를 빠른 응답 속도로 실시간 측정할 수 있도록 지원하는 것이 특징이다. SK키파운드리가 제공하는 이번 3D 홀 효과 센서의 또다른 중요한 특징은 기존 공정에 마스크를 추가해 고객 제품에 쉽게 통합되도록 설계 가능하다는 점이다. 또한 3D 홀 효과 센서 통합이 전기적 특성을 그대로 유지하면서도 0.13~0.18μm 범위의 여러 노드에 제공된다. 이번 3D 홀 효과 센서는 다양한 분야에서의 활용이 기대된다. 특히 최근 주목 받고 있는 자동차 분야의 안전운전 보조 및 자율 주행 시스템, 가전제품 분야의 스마트 가전 및 게임 콘솔, 산업 자동화 분야의 로봇 제어 및 드론, 가상현실(VR), 증강현실(AR), 웨어러블 기기 등에 활용이 가능하다. 이동재 SK키파운드리 대표는 "이번에 출시된 3D 홀 효과 센서 기술은 민감한 감도와 미세한 3차원 움직임까지 감지할 수 있는 성능을 통해, 가전, 자동차, 로봇, 드론 등을 포함한 다양한 산업 분야 제품 설계에 활용 가능 할 것으로 기대된다”며 “향후 지속적인 기술 개발을 통해, SK키파운드리 고객이 보다 다양한 기능을 하나의 반도체에 통합 설계할 수 있도록 지원해 나갈 계획”이라고 밝혔다.

2025.03.06 09:46장경윤

한화세미텍, '세미콘 코리아' 첫 참가…김동선 "경쟁력은 혁신기술뿐"

최근 새로운 사명을 발표한 한화세미텍(Hanwha Semitech)이 국내 최대 규모의 반도체 박람회인 세미콘코리아에 처음으로 참가했다고 20일 밝혔다. 이날 박람회장에는 한화家 3남이자 최근 미래비전총괄로 부임한 김동선 부사장도 함께 했다. 세미콘은 국제 반도체 관련 협회 SEMI가 매년 주최하는 행사로 한국을 포함해 유럽, 인도, 중국, 일본, 대만 등 전세계 곳곳에서 열린다. 반도체 산업의 현재와 미래를 한눈에 볼 수 있는 자리로 지난해 국내 행사에는 6만5천명 이상의 관람객이 다녀갔다. 올해는 500여 개 기업이 참가해 2천100개의 부스를 운영한다. 한화세미텍은 전시회 기간 동안 인공지능(AI) 반도체 고대역폭메모리(HBM) 제조 핵심 장비인 TC본더 등 자체 보유한 독보적 기술을 중점적으로 선보인다. 특히 TC본더인 'SFM5-Expert'의 외관을 국내에 처음으로 공개했다. 어드밴스드 패키징(Advanced Packaging) 기술을 구현할 수 있는 '3D Stack In-Line' 솔루션 등도 눈길을 끌었다. 3D 스택(Stack)은 여러 개의 다이(Die)를 수직으로 쌓고 전도성 물질을 통해 각 다이를 연결하는 방식의 첨단 패키징 기술이다. 반도체 칩 크기를 대폭 줄일 수 있어 고성능 반도체 제작의 필수 공정으로 여겨진다. 새 사명으로 데뷔하는 첫 대외 행사인 만큼 향후 회사가 나아갈 방향성을 포함한 청사진에 대해서도 적극 설명하는 시간을 가졌다. 이날 세미텍 부스에는 업계 관계자를 포함해 1000명 이상의 관람객이 방문하며 큰 관심을 모았다. 특히 사명 변경과 함께 합류한 김동선 미래비전총괄 부사장은 고객사와 협력사는 물론 경쟁사 부스 곳곳을 일일이 돌며 반도체 시장 상황과 기술 현황을 꼼꼼히 살폈다. 김 부사장은 “HBM TC본더 등 후공정 분야에선 후발주자에 속하지만 시장 경쟁력의 핵심은 오직 혁신 기술”이라며 “한화세미텍만의 독보적 기술을 앞세워 빠르게 시장을 넓혀나갈 것”이라고 말했다. 김 부사장은 앞서 새 사명을 발표하며 무보수 경영과 R&D(연구개발) 투자 대폭 확대를 약속한 바 있다.

2025.02.20 08:57장경윤

전 세계 반도체 투자, 올해도 '첨단 패키징' 뜬다

올해 반도체 산업에서 첨단 패키징의 존재감이 더욱 커질 전망이다. TSMC는 올해 전체 설비투자에서 첨단 패키징이 차지하는 비중을 높이기로 했으며, 주요 메모리 기업들도 HBM의 생산능력 확대를 위한 패키징 투자에 집중할 것으로 관측된다. 19일 업계에 따르면 전 세계 주요 반도체 기업들은 최첨단 패키징 기술 및 생산능력 확대에 적극 투자할 계획이다. 첨단 패키징은 기존 웨이퍼 회로의 선폭을 줄이는 전공정을 대신해 칩 성능을 끌어올릴 대안으로 떠오르고 있다. 이에 기업들은 칩을 수직으로 적층하는 3D, 기존 플라스틱 대비 전력 효율성이 높은 유리기판, 다수의 D램을 적층하는 HBM(고대역폭메모리)용 본딩 등 첨단 패키징 기술 개발에 주력하고 있다. 일례로 TSMC는 지난 16일 진행한 2024년 4분기 실적발표에서 올해 총 설비투자 규모를 380억~420억 달러(한화 약 55조~61조원)으로 제시했다. 지난해 투자 규모가 약 43조원임을 고려하면 최대 18조원이 늘어난다. 해당 투자 중 15%는 첨단 패키징에 할당된다. 지난해 10%의 비중에서 5%p 상승한 수치다. 금액 기준으로는 전년 대비 2배 증가할 것으로 분석된다. 실제로 TSMC의 CoWoS 패키징은 엔비디아 등 글로벌 빅테크 기업들의 적극적인 주문으로 공급이 부족한 상태다. CoWoS는 칩과 기판 사이에 인터포저라는 얇은 막을 삽입해 칩 성능을 끌어올리는 2.5D 패키징 기술이다. 미국 내 첨단 패키징 투자도 더욱 강화될 전망이다. 미국 상무부는 지난 16일 첨단 패키징 관련 투자에 14억 달러를 지원하겠다고 발표했다. 이에 따라 SKC 자회사 앱솔릭스는 1억 달러를 지원받게 됐다. 앱솔릭스는 미국 조지아주 코빙턴시에서 AI 등 첨단 반도체용 유리기판 양산을 준비하고 있다. 회사는 지난달에도 생산 보조금 7천500만 달러를 지급받은 바 있다. 전세계 1위 규모의 반도체 장비기업 어플라이드머티어리얼즈(AMAT)도 차세대 패키징용 실리콘 기판 기술 개발에 1억 달러의 보조금을 지급받는다. 이외에도 국립 반도체 기술진흥센터가 12억 달러를, 애리조나 주립대가 1억 달러를 지원받는다. 메모리 업계도 AI 산업에서 각광받는 HBM의 생산능력 확대를 위해 첨단 패키징 분야에 힘을 쏟는다. 이미 삼성전자, SK하이닉스 등 국내 메모리 기업들은 지난해 설비투자 계획을 최선단 D램과 HBM에 집중하겠다고 밝힌 바 있다. 마이크론도 지난달 진행한 실적발표에서 "회계연도 2025년(2024년 9월~2025년 8월) 설비투자 규모는 135억~145억 달러 수준"이라며 "설비투자는 최선단 D램 및 HBM에 우선순위를 둘 것"이라고 발표했다.

2025.01.19 12:00장경윤

2040년 파운드리 공정 '0.3나노' 도달…삼성·TSMC 소자 구조 3D 진화

초미세 파운드리 공정이 오는 2040년 0.3나노미터(nm) 수준까지 도달할 전망이다. 이에 따라 삼성전자, TSMC 등도 반도체 내부 구조를 기존 2D에서 3D로 바꾸는 등 대대적인 변화를 시도할 것으로 예상된다. 반도체공학회는 11일 서울 파르나스 호텔에서 '반도체 기술 로드맵 포럼'을 열고 차세대 반도체 기술의 발전 동향 및 전망을 제시했다. ■ 첨단 파운드리 공정, 2040년 0.3나노미터 도달 반도체공학회가 주최한 이번 포럼은 국내 반도체 산업의 기술 발전 로드맵 및 비전을 수립하고자 마련됐다. 현재 반도체 산업에 대한 분석은 최대 10년 후의 단기, 혹은 중기적 전망에만 초점을 두고 있다는 한계가 있다. 이에 학회는 보다 장기적인 관점에서 15년 후의 미래 반도체 산업을 예측하기 위한 로드맵을 수립해 왔다. 로드맵은 기술 분야에 따라 ▲소자 및 공정기술 ▲인공지능반도체 ▲무선연결반도체 ▲광연결반도체 등 네 가지로 나뉜다. 먼저 소자 및 공정기술 분야에서는 오는 2040년 개발될 것으로 예상되는 0.3나노미터급 공정을 위한 차세대 기술을 다룬다. 현재 반도체 트랜지스터 구조는 핀펫(FinFET)에서 GAA(게이트-올-어라운드)로 진화하는 과정을 거치고 있다. GAA는 전류가 흐르는 채널을 3면으로 활용하던 핀펫과 달리, 4면을 활용해 성능 및 전력효율성이 높다. 향후에는 이 구조가 'CFET'으로 발전할 것으로 전망된다. CFET은 가장 최근 상용화된 트랜지스터 구조인 GAA(게이트-올-어라운드)를 또 한번 뛰어넘는 기술로, GAA를 수직(3D)으로 쌓아 올리는 구조다. 양준모 나노종합기술원 책임연구원은 "삼성전자가 3나노에 GAA를 선제적으로 도입했으나, 사실상 TSMC와 마찬가지로 2나노에서부터 GAA를 본격적으로 적용할 것"이라며 "2040년에는 0.3나노 공정까지 도달하기 위해 CFET 및 3D 집적화 기술을 기반으로 하는 회로 기술이 개발돼야 한다"고 설명했다. ■ D램서도 내부 구조, 핵심 소재 대대적 변화 메모리 산업에서는 D램의 선폭이 내년 12나노급에서 2040년 7나노급으로 발전할 것으로 예상된다. 또한 11나노급 D램부터는 트랜지스터 구조가 'VCT(수직 채널 트랜지스터)'로 변경될 것으로 보인다. VCT는 트랜지스터를 수직으로 배치해, 데이터를 저장하는 셀 면적을 크게 줄이는 기술이다. D램의 핵심 구성 요소인 커패시터(전하를 일시적으로 저장하는 소자)용 물질도 변화가 예상된다. 기존 커패시터에는 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al) 등이 쓰였다. 다만 3D D램에서는 페로브스카이트(Perovskite), 스트론튬타이타늄산화막(STO) 등 대체재로 개발되고 있다. 3D D램은 셀 자체를 수직으로 적층하는 D램으로, 2031년 이후에나 상용화에 도달할 것으로 전망되는 차세대 기술이다. 인공지능 반도체 기술 분야에서는 2025년 현재 10 TOPS/W에서 2040년 학습용 프로세서는 1천TOPS/W, 추론용 반도체는 100 TOPS/W 까지 발전할 전망이다. 광연결 반도체 기술 분야에서는 2025년 현재 레인 당 100Gbps에서 2040년까지 PAM4 변조 방식을 기반으로 800Gbps으로 발전할 것이다. 나아가 시스템 간 연결을 위해서는 8레인 통합을 통해 6천400Gbps까지 데이터 전송율이 증가할 전망이다. 무선연결 반도체 기술 분야에서는 2025년 현재 7Gbps 수준의 데이터 전송율이 밀리미터파 및 배열안테나의 적용 등을 통해 1천Gbps까지 발전할 전망이다.

2024.12.11 14:35장경윤

SFA, 유리기판 등 첨단 패키징 시장 뚫는다…"신규 장비 개발"

에스에프에이(SFA)가 최첨단 반도체 패키징 시장으로 사업 영역을 확장한다. 기존 대비 미세한 배선이 가능한 비접촉 패턴형성 장비, 차세대 반도체 소재인 글래스 기판용 레이저 장비 등을 개발해, 현재 상용화를 위한 준비에 나서고 있다. 에스에프에이는 10일 서울 여의도에서 '2024 SFA 테크 데이'를 열고 회사의 차세대 반도체 패키징용 공정 및 검사측정장비에 대해 소개했다. 이날 최교원 에스에프에이 R&D1 센터장은 첨단 패키징 공정에 적용 가능한 '3D 비접촉 패턴형성' 기술을 공개했다. 패키징 공정에서는 반도체 칩과 외부 기판이 전기적 신호를 주고받을 수 있도록 배선을 설치한다. 기존에는 와이어로 두 요소를 연결하는 '와이어 본딩'을 활용했다. 그러나 반도체가 고집적·고단화로 가면서, 배선도 와이어 본딩으로는 구현하기 힘든 얇고 촘촘한 수준(30마이크로미터 이하)이 요구되고 있다. 이에 에스에프에이는 배선을 비접촉으로 인쇄하는 기술을 개발했다. 기존 접촉식 인쇄 대비 결함 발생 가능성이 낮으며, 고속으로 대량 정밀인쇄가 가능하다는 장점이 있다. 또한 에스에프에이는 차세대 반도체 기판으로 주목받는 '글래스(유리) 코어 기판용 장비 시장 진출을 꾀하고 있다. 글래스 기판은 기존 PCB(인쇄회로기판) 소재인 플라스틱 대비 표면이 고르기 때문에 제품 신뢰성이 높다. 또한 기판 두께를 얇게 만들거나, 전력 효율성이 뛰어나 고집적 AI 반도체 시장에서 수요가 증가할 것으로 전망된다. 에스에프에이는 기존 보유한 레이저 기술을 기반으로 글래스 기판에 전극을 형성하는 TGV(유리관통전극) 공정 장비를 개발했다. 정밀한 드릴링 기술과 화학 식각 기술을 융합해, 미세 균열 없이 높은 식각비를 구현한 것이 특징이다. 글래스 싱귤레이션(절단) 장비도 개발하고 있다. 글래스 위에 형성된 미세한 필름을 먼저 제거하고, 이후 글래스를 절단해 안정성을 높였다. 최 센터장은 "3D 비접촉 패턴형성 기술은 내년 선행 장비를 개발해 2026년 시생산, 혹은 양산 설비에 대한 평가를 진행할 예정"이라며 "글래스 기판용 제조 양산 기술은 이미 디스플레이 산업에서 경험을 쌓아, 향후 반도체에서 시장 개화 시 본격적인 상용화가 가능한 상태"라고 설명했다. 에스에프에이는 이 같은 신기술의 수율 향상을 위한 검사 및 측정 기술도 개발하고 있다. 기존 이차전지 사업에 적용한 CT(컴퓨터단층촬영) 기술 기반의 반도체 검사장비, 3D 광학계를 접목한 SEM(주사전자현미경) 등이 대표적인 제품이다. 최 센터장은 "SEM 장비는 디스플레이 기업과 납품을 구체적으로 논의 중이고, 반도체 고객사와는 공동 평가를 진행 중"이라며 "고객 승인이 나면 향후 2~3년 내 양산이 가능할 것으로 전망하고 있다"고 말했다.

2024.12.10 17:00장경윤

"삼성·TSMC 모두 적용"…AMAT, 2나노향 최초 신기술 꺼냈다

어플라이드머티어리얼즈(AMAT)가 2나노미터(nm) 이하 등 차세대 반도체 제조를 위한 공정 기술을 공개했다. 특히 AMAT가 업계 최초로 상용화한 구리 배선 기술의 경우, 삼성전자·TSMC 등 최선단 파운드리 기업의 양산 공정에 이미 적용된 것으로 알려졌다. 14일 AMAT코리아는 서울 선릉 세바시X데마코홀에서 미디어 라운드 테이블을 열고 회사의 신규 구리 배선 및 저유전체 기술을 발표했다. ■ '초미세' 공정용 구리 배선 기술로 삼성전자·TSMC 공략 이날 AMAT는 2나노 공정 구현을 위한 구리 칩 배선 기술을 강조했다. 2나노 공정은 반도체 업계에서 '초미세' 영역에 해당하는 기술이다. 전 세계 주요 파운드리인 삼성전자, TSMC, 인텔 등이 내년부터 본격적으로 2나노 공정을 본격적으로 양산할 계획이다. AMAT는 이를 위해 '엔듀라 쿠퍼 배리어 써드 IMS'를 개발했다. 배선 공정은 반도체 회로 패턴에 전기가 잘 통하는 성질의 금속을 도금하는 공정을 뜻한다. 해당 금속으로는 구리가 주로 쓰이며, 구리가 잘 배선될 수 있도록 틀을 잡아주는 역할의 라이너·배리어 2개 층을 입힌다. 그러나 회로 선폭이 줄어들면서 배선 공정도 기술적인 한계점에 부딪히고 있다. 선폭이 미세화될수록 배선되는 구리의 두께도 얇아져야 하는데, 구리의 함량이 너무 많이 줄어들면 전기의 저항성이 높아지기 때문이다. 배리어 층의 간격이 짧아져 간섭이 발생한다는 문제도 있다. 이는 칩의 전력효율성 및 신뢰성을 감소시키는 결과로 이어진다. AMAT가 제시한 해결 방안은 라이너의 두께를 대신 줄이는 것이다. 기존 라이너에는 코발트 소재가 쓰였는데, 30옹스트롬(1옹스트롬 당 0.1나노미터) 정도의 두께다. 반면 AMAT는 라이너 소재로 기존 코발트에 '루테늄'을 더해 라이너 두께를 20옹스트롬 수준으로 줄였다. 이를 통해 표면 물성을 개선하고, 전기 배선 저항을 최대 25%까지 낮췄다. AMAT는 코발트, 루테늄 증착 등을 비롯한 6개의 공정을 하나의 고진공 시스템(IMS)으로 조합해, 삼성전자·TSMC 등 최선단 파운드리 업체의 양산용 공정에 공급하는 데 성공했다. 이은기 AMAT 박막기술총괄은 "AMAT의 차세대 구리 배선 기술은 2나노 이하의 최선단 공정과 그 너머까지 지원할 수 있다"며 "학계에서 연구된 바는 있으나 이를 양산 공정에 적용한 것은 AMAT가 업계 최초"라고 설명했다. ■ 향상된 Low-k 소재 개발…"3나노서 이미 적용 중" 또한 AMAT는 차세대 반도체 기술인 3D 적층을 위한 신규 Low-k(저유전율) 유전체소재에 대해 발표했다. 유전체는 구리를 배선하기 전에 먼저 증착되는 소재로, 배선 사이의 간섭을 막는 역할을 담당한다. 3D 적층은 기존 수직으로 집적하던 트랜지스터를 수직으로 적층하는 기술이다. 기존 반도체 미세화 공정의 한계를 뛰어넘는 대안 기술로, 삼성전자가 2030년께 상용화를 목표로 한 3D D램, GAA(게이트-올-어라운드)를 한층 발전시킨 '3DSFET' 등이 대표적인 사례다. 3D 적층을 구현하기 위해서는 유전율을 낮추는 것이 핵심이다. 유전율이란 동일한 전압에서 전하를 얼마나 잡아둘 수 있는지 나타내는 척도다. 유전율이 낮으면 전기 저항이 낮아 전류를 빠른 속도로 흐르게할 수 있다. 이를 활용하면 전하의 축적량을 낮춰, 각 배선 사이에 발생할 수 있는 간섭 현상을 줄이고 전력 소비량을 줄일 수 있다. 덕분에 3D 칩과 같이 배선이 빼곡하게 들어서는 구조에 적합하다는 평가를 받고 있다. AMAT는 이 Low-k 유전체를 '블랙다이아몬드' 라는 브랜드명으로 개발해 왔다. 이번에 공개한 신규 물질은 실리콘과 탄소 등을 포함한 'SiCoH'를 기반으로 한다. 이은기 총괄은 "특정 고객사는 신규 블랙다이아몬드 물질을 3나노 파운드리 공정에 이미 적용해 사용 중"이라며 "선도적인 로직 및 D램 제조기업들의 채택되고 있음은 물론, 향후에는 BSPDN(후면전력공급)와 같은 차세대 기술에도 적용될 수 있다"고 설명했다. BSPDN은 웨이퍼 전면에 모두 배치되던 신호처리와 전력 영역을 분리해, 웨이퍼 후면에 전력 영역을 배치하는 기술이다. 삼성전자의 경우 차세대 2나노 공정, 3D D램 등에 적용할 것으로 기대된다. 한편 삼성전자, TSMC 등 고객사들도 AMAT의 차세대 공정 솔루션에 깊은 관심을 기울이고 있다. 김선정 삼성전자 파운드리 개발팀 상무는 "패터닝 발전이 소자의 지속적인 스케일링을 견인하고 있으나 인터커넥트 배선 저항, 정전용량, 신뢰성 등 풀어야 할 과제가 남아있다"며 "삼성은 이 문제를 해결하기 위해 스케일링의 이점을 가장 진보한 공정까지 확대하는 다양한 재료 공학 혁신을 채택하고 있다"고 밝혔다. 미위제 TSMC 수석부사장은 "AI 컴퓨팅의 지속 가능한 성장을 위해 반도체 업계는 에너지 효율적인 성능을 획기적으로 개선해야 한다"며 "인터커넥트 저항을 낮추는 신소재는 다른 혁신과 함께 전반적인 시스템 성능과 전력을 개선하며 반도체 산업에서 중요한 역할을 할 것"이라고 강조했다.

2024.10.14 13:26장경윤

'韓 반도체' 미래기술 로드맵 나왔다…CFET·3D 메모리 주목

국내 반도체 산업의 경쟁력 강화를 위한 전략이 한층 고도화된다. 기존 선정된 45개 연구주제에 더해, CFET과 3D 적층 등 14개 핵심기술이 추가 과제로 선정됐다. 27일 '2024 반도체 미래기술 로드맵 발표회'가 양재 엘타워에서 진행됐다. 앞서 정부는 지난해 5월 반도체 초격차 기술 확보를 위한 반도체 미래기술 로드맵을 발표한 바 있다. 해당 로드맵에는 고집적 메모리·AI 반도체·첨단 패키징 및 소부장 등이 포함됐다. 추진 전략은 크게 설계 소자·설계·공정 등 세 가지로 나뉜다. 세부적으로는 ▲D램·낸드 신소자 메모리 및 차세대 소자 개발 ▲AI·6G·전력·차량용 반도체 설계 분야 원천기술 선점 ▲전·후공정 분야 핵심기술 확보로 소재·장비·공정 자립화 등이다. 이번 발표회에서는 지난해 추진 전략을 고도화한 신규 로드맵이 발표됐다. 반도체 기술이 나노미터(nm)를 넘어 옹스트롬(0.1nm)으로 넘어가는 추세에 선제 대응하기 위해, 연구주제를 기존 45개에서 59개로 총 14개 추가한 것이 주 골자다. 새롭게 추가된 주요 과제로는 CFET과 3D 메모리 등이 있다. CFET은 가장 최근 상용화된 트랜지스터 구조인 GAA(게이트-올-어라운드)를 또 한번 뛰어넘는 기술로, GAA를 수직으로 쌓아 올리는 구조다. 3D 메모리는 기존 수평으로 집적하던 셀(Cell)을 수직으로 적층하는 기술을 뜻한다. 정부 역시 반도체 분야 R&D 투자에 더 많은 지원을 펼치고 있다. 정부의 예산 투자 규모는 지난해 5천635억원에서 올해 6천361억원으로 12.8% 증가했다. 김형준 차세대지능형반도체사업단 단장은 "AI 반도체 시장이 부흥하고 있는 만큼 국내에서도 1페타바이트 급의 NPU(신경망처리장치) 개발을 추진할 것"이라며 "하이브리드 본딩과 고방열 소재, 광패키징 등 최첨단 패키징 분야도 새롭게 로드맵에 추가했다"고 밝혔다.

2024.08.27 17:35장경윤

머크, 유니티SC 인수 추진…"AI 반도체 제품군 강화"

글로벌 과학기술 기업 머크가 유니티SC(Unity-SC)를 인수할 예정이라고 23일 밝혔다. 프랑스에 본사를 둔 유니티SC는 반도체 업계를 위한 계측 및 결함 검사 장비 공급업체다. 인수 금액은 1억5천500만 유로다. 향후 성과에 따라 지급액이 추가될 수 있다. 머크와 유니티SC의 기술 결합으로 글로벌 반도체 디바이스 제조를 위한 고부가가치 솔루션의 탄생이 예상된다. 인공지능(AI), 고성능 컴퓨팅(HPC), 고대역폭메모리(HBM)와 화합물 반도체의 안정성, 품질 및 비용을 개선하고 제조수율을 높이기 위해서는 계측 및 검사 솔루션이 필요하다. 계측학은 물리적 특성을 정확히 파악하기 위해 필요한 요소를 정밀하게 측정하는 과학 분야다. 계측 및 검사 솔루션은 반도체 제조의 핵심 단계며, 특히 이종 3D 최첨단 패키징 디바이스의 제조에서 매우 중요하다. 프랑스 그르노블의 몽보노 생마르탱에 본사를 둔 유니티SC는 총 직원 수는 160명으로, 그 중 70명이 연구개발직이다. 벨렌 가리호 머크 이사회 회장 겸 머크 CEO는 “유니티SC 는 차세대 반도체를 개발하는 고객을 위한 통합적 솔루션 공급업체"라며 "이번 인수를 통해 머크는 반도체 산업에서 과학 및 기술 기반 포트폴리오를 보완하고, 향후 인공지능으로 창출된 성장 기회를 활용하는 능력을 강화할 것”이라고 설명했다. 카이 베크만 머크 이사회 멤버 겸 머크 일렉트로닉스 CEO는 “제조도구 설계 및 계측이 생명과학 산업을 견인했던 것처럼, 머크에서는 3D 계측 도구가 반도체 소재 산업을 이끌 것으로 기대하고 있다"며 "우리 고객이 첨단 노드와 이종집적이라는 양쪽 기술을 통해 무어의 법칙이 계속 가능하도록 지원이 가능해질 것”이라고 강조했다. 인공지능 산업 부흥에 따라 급증하는 데이터량에 대응하기 위해, 미래의 반도체는 더 빠르고 강력하며 에너지 효율적이어야 한다. 인공지능에는 더 높은 트랜지스터 및 배선 밀도와 지연시간 단축이 요구되기에 전례없는 수준의 소재 및 아키텍처 혁신이 필요하다. 유니티SC는 첨단 패키징, 이종집적, 하이브리드 본딩, 화합물 반도체 애플리케이션 분야의 혁신기업이며, 배선 검사와 대량제조에 대한 계측을 위한 3D 광학 계측 솔루션을 제공할 수 있는 몇 안 되는 기업 중 하나다. 실제로, 대량제조 시 수율을 개선하려면 칩렛과 디바이스 등 각각의 요소에 대해 빠른 속도로 측정 및 검사가 가능해야 한다. 현재 예정되어 있는 유니티SC의 인수를 위해서는 프랑스에 위치한 작업장 평의회의 회의 및 자문이 필요하며, 규제당국의 승인 및 인수 종결 조건의 문제가 아직 남아 있다. 관련 요건을 충족할 때 올해 말까지 인수 계약이 완료될 것으로 예상된다.

2024.07.23 08:51장경윤

제이앤티씨, 독자 TGV 기술로 '반도체용 유리기판' 시제품 개발

3D 커버글라스 전문기업 제이앤티씨(JNTC)는 TGV(유리관통전극) 기술력으로 반도체용 유리기판 시제품을 개발했다고 26일 밝혔다. 시제품은 제이앤티씨의 관계사들이 약 30여년간 축적해 온 독자 기술을 기반으로 제작됐다. 제이앤티씨는 CNC 가공 및 레이저 가공을, 제이앤티에스(JNTS)는 에칭을, 코멧(COMET)은 도금을, 제이앤티이(JNTE)는 요소기술 개발을 담당했다. 앞서 제이앤티씨는 지난 3월 주주총회를 통해 반도체용 유리기판 신사업 진출을 공식화한 바 있다. 이번 시제품 개발을 시작으로, 현재는 유리기판의 본격적인 양산을 위한 준비 단계에 착수했다. 이를 위해 제이앤티씨는 올 3분기 반도체용 유리기판 데모라인을 베트남 3공장에 구축하기로 결정했다. 공정별 주요 핵심설비에 대한 발주까지 이미 진행됐으며, 1차 투자자금 조달도 우량 기관들의 적극적인 참여 하에 성공리에 마무리했다. 제이앤티씨 관계자는 "고객사와의 NDA로 인해 구체적으로 공개하기는 힘들지만, 국내외 다수의 글로벌 반도체 패키징 기업과 반도체용 유리기판을 내년 하반기부터 본격 양산 및 판매를 위한 구체적인 사항에 대해 논의를 진행하고 있다"고 밝혔다. 그는 이어 "올해 말까지 글로벌 영업망 구축과 함께 현재 확보돼 있는 베트남법인 4공장 부지를 활용해 본격적인 양산준비 체제에 돌입할 것"이라고 덧붙였다. 조남혁 제이앤티씨 사장은 "회사의 시제품 개발완료와 함께 신 사업의 본격 양산을 위한 글로벌 영업망 구축에 더욱 속도를 낼 것"이라며 "기존 강화유리 전문기업에서 진정한 글로벌 유리소재기업으로 퀀텀점프할 수 있는 절호의 기회를 맞이한 만큼 투자자와 함께 성장의 결실을 나눌 수 있도록 더욱 정진하겠다"고 밝혔다. 조남혁 사장은 지난 5월 신사업부문의 글로벌 영업망 구축을 위해 제이앤티씨에 새롭게 합류했다.

2024.06.26 14:40장경윤

삼성전자, 차세대 '3D D램' 개발 열공…셀 16단 적층 시도

삼성전자가 차세대 D램으로 주목받는 VCT(수직 채널 트랜지스터) D램과 3D D램 개발에 열을 올리고 있다. VCT D램은 내년 초기 제품 개발을 완료할 예정이며, 3D D램은 셀을 16단까지 적층하는 방안을 추진 중인 것으로 알려졌다. 이시우 삼성전자 부사장은 지난 14일 서울 광진구 그랜드 워커힐 호텔에서 열린 '국제 메모리 워크숍(IMW) 2024' 행사에서 회사의 차세대 D램 기술력에 대해 발표했다. 이날 '메모리 산업을 위한 첨단 채널 물질' 토론에 참석한 이 부사장은 "하이퍼스케일러 AI와 온디멘드 AI 등 산업 발전은 많은 메모리 처리능력을 요구한다"며 "반면 기존 D램의 미세 공정 기술이 한계에 다다르면서, 셀(데이터가 저장되는 단위) 구조에 새로운 혁신이 일어날 것으로 예상된다"고 밝혔다. 새로운 셀 구조의 D램은 크게 '4F스퀘어(4F²) VCT D램'과 '3D D램'으로 구분할 수 있다. D램의 셀은 하나의 트랜지스터와 하나의 커패시터로 구성된다. 트랜지스터는 전기 스위칭과 전압 증폭을 위한 소자다. 전류가 흐르는 방향에 따라 소스·게이트·드레인 순으로 구성된다. 드레인 위에 위치한 커패시터는 전하를 일시적으로 저장하는 소자를 뜻한다. 이 셀을 동작시키기 위해서는 게이트 단자로 전압이 인가되는 워드라인(WL)과, 드레인 단자로 인가되는 비트라인(BL)이 바둑판 형식으로 배열된다. 초창기 D램의 셀 구조는 비트라인 4칸, 워드라인 2칸으로 구성된 8F스퀘어였다. 그러다 80나노급 D램부터는 6F스퀘어(비트라인 3칸, 워드라인 2칸)가 적용됐다. 셀 면적이 줄어들수록 D램의 집적도 및 성능을 끌어올릴 수 있다. 4F스퀘어로 나아가기 위해서는 셀 구조가 크게 변화해야 한다. 기존 D램은 트랜지스터를 수평으로 배치했으나, 4F스퀘어 구현을 위해서는 이를 수직으로 배치하는 VCT구조가 필요하다. 이 부사장은 "많은 기업들이 4F스퀘어 VCT D램으로의 전환을 위해 노력하고 있다"며 "다만 이를 위해서는 산화물 채널 물질, 강유전체 등 새로운 소재 개발이 선행돼야 한다"고 설명했다. 이와 관련해, 삼성전자는 내년 4F스퀘어 VCT D램에 대한 초기 샘플을 개발할 예정인 것으로 알려졌다. 나아가 삼성전자는 2030년 상용화를 목표로 3D D램도 개발 중이다. 3D D램은 비트라인, 혹은 워드라인을 수직으로 세워 셀을 수직으로 적층하는 기술이다. 해당 D램에도 새로운 소재는 물론, 웨이퍼와 웨이퍼를 직접 붙이는 웨이퍼본딩(W2W) 기술이 도입돼야 한다. 현재 3D D램을 개발하는 주요 메모리 기업들은 셀을 16단까지 적층해 상용화 가능성을 검토 중인 것으로 전해진다. 미국 마이크론의 경우 8단 적층을 시도 중인 것으로 관측된다.

2024.05.20 15:26장경윤

AMAT, 서울 '국제 메모리 워크숍 2024'서 혁신 기술 소개

어플라이드머티어리얼즈(AMAT)는 이달 12일부터 15일까지 서울 그랜드 워커힐 호텔에서 열리는 '국제 메모리 워크숍(IEEE IMW) 2024'에서 메모리 칩의 공정 장비 및 기술 발전에 대해 소개한다고 7일 밝혔다. IMW 2024는 IEEE 전자소자협회가 주최하는 권위 높은 메모리 기술 관련 연례 국제 학회다. 전 세계 엔지니어와 연구자들이 모여 메모리 소자 및 공정, 설계, 패키징 기술의 최신 발전을 논의한다. 올해 16회를 맞이했으며, 한국에서 두 번째로 개최된다. 어플라이드는 이번 워크숍에서 ▲게이트올어라운드(GAA) S램: Vccmin 스케일링을 위한 성능 조사 및 최적화 ▲메모리 기능을 갖춘 3D 낸드 차량에서 고속 성장률 에피택셜 성장 Si 채널의 시연 ▲자가 정류 비휘발성 터널링 시냅스: 멀티스케일 모델 증강 개발 ▲고대역폭 메모리를 위한 차세대 이기종 통합 문제를 해결할 수 있는 다이 투 웨이퍼 하이브리드 본딩 과제 등 재료 엔지니어링의 혁신을 강조하는 4건의 논문 발표를 진행한다. 또한 '메모리 애플리케이션을 위한 첨단 채널 재료' 주제의 패널 토론에도 참여한다. 어플라이드 머티어리얼즈는 10년 이상 IMW를 후원해 왔으며, 올해 행사에 프리미어 스폰서로 참여한다.

2024.05.07 10:36장경윤

네패스, 칩렛 기반 AI반도체 개발에 지멘스 솔루션 도입

지멘스EDA 사업부는 국내 OSAT(반도체외주패키징테스트) 기업인 네패스가 첨단 3D-IC 패키지 개발과 관련한 자사의 솔루션을 활용했다고 7일 밝혔다. 네패스는 과학기술정통부 국책과제인 '칩렛 이종 집적 초고성능 인공지능(AI) 반도체 개발'을 위해 AI반도체 설계기업 사피온 등과 컨소시엄을 구성해 개발을 추진하고 있다. 사피온이 AI용 신경망처리장치(NPU)를 개발하고 다수 소자를 네패스가 칩렛 패키지로 구현한다. 서웅 사피온코리아 부사장은 "네패스는 가장 포괄적인 반도체 패키징 설계 및 제조 서비스 포트폴리오를 제공해 고성능과 소형 폼팩터가 중요한 시장에서 혁신과 성공을 이룰 수 있도록 최선을 다하고 있다"며 "네패스가 첨단 패키징을 위한 지멘스의 EDA 기술 도입과 사용을 확대함으로써 성장에 필요한 혁신적인 기술을 확보할 수 있을 것"이라고 말했다. 네패스는 지멘스의 '캘리버' 3DSTACK 소프트웨어, 전기적인 룰 검증을 위한 PCB 설계 검증 솔루션 '하이퍼링스' 소프트웨어 등 지멘스EDA의 광범위한 첨단 기술을 활용해 패키징 혁신을 주도하고 있다. 이러한 지멘스의 기술을 활용해 네패스는 급증하는 글로벌 IC 고객을 위한 2.5D/3D 기반 칩렛 설계를 포함한 빠르고 안정적인 설계 서비스를 제공할 수 있게 됐다.

2024.03.07 15:21장경윤

ST, 최신 ToF 센서로3D 심도 센싱 솔루션 확장

ST마이크로일렉트로닉스(이하 ST)는 업계 선도적인 2.3k 해상도의 일체형 dToF(direct Time-of-Flight) 3D 라이다 모듈을 발표하고, 500k 픽셀의 세계 최소형 iToF(indirect Time-of-Flight) 센서가 이미 고객 설계에 채택됐다고 26일 밝혔다. 새로운 dToF 3D 라이다 디바이스인 VL53L9는 최대 2.3k의 해상도를 갖추고 있다. 시장에서 유일하게 듀얼 스캔 투광 조명을 내장해 소형 물체와 가장자리까지 감지하며, 2D 적외선(IR) 이미지와 3D 심도 맵 정보를 모두 캡처할 수 있다. 온칩 dToF 프로세싱을 갖춰 즉시 사용 가능한 저전력 모듈로 제공되기 때문에 외부 부품을 추가하거나 보정할 필요가 없다. 또한 5cm에서 10m까지 최첨단 거리측정 성능을 제공한다. 다양한 기능을 갖춘 VL53L9는 카메라 지원 성능을 향상시켜 망원 사진까지 촬영할 수 있다. 60fps 속도로 스틸 및 비디오에 대한 레이저 자동 초점, 보케, 시네마 효과와 같은 기능을 지원한다. 가상현실(VR) 시스템에서는 정확한 심도 및 2D 이미지를 활용해 공간 매핑을 향상시킬 수 있어, 가상 방문이나 3D 아바타와 같은 보다 몰입감 있는 게이밍과 가상현실 경험을 지원한다. 이외에도 이 센서는 단거리와 초장거리에서도 작은 물체의 가장자리까지 감지할 수 있어 가상현실이나 SLAM과 같은 애플리케이션에 적합하다. 또한 ST는 VD55H1 ToF 센서의 대량 생산 개시 발표와 함께 모바일 로봇 심도 비전 시스템 분야에 주력하는 라신테크놀로지의 설계에 조기 채택됐다고 밝혔다. 란신의 자회사인 MRDVS는 3D 카메라에 고정밀 심도 센싱 기능을 추가하기 위해 VD55H1을 채택했다. ST 센서가 장착된 이 고성능의 초소형 카메라는 3D 비전과 엣지 AI 성능이 결합돼 모바일 로봇의 지능형 장애물 회피 및 고정밀 도킹 기능을 지원한다. VD55H1은 머신 비전 외에도, 3D 웹캠과 PC 애플리케이션, VR 헤드셋을 위한 3D 재구성, 스마트 홈 및 빌딩의 인원수 계산 및 활동 감지에 매우 적합하다. 이 제품은 672 x 804 센싱 픽셀을 소형 칩에 내장했으며, 50만 개 이상의 포인트에 대한 거리를 측정하면서 3차원 표면을 정확하게 매핑한다. ST의 적층형 웨이퍼 제조 공정을 이용해 후면 조명이 적용된 이 제품은 시중에 공급되는 다른 iToF 센서보다 더 작은 다이 크기와 더 낮은 전력소모로도 탁월한 해상도를 지원한다. 이러한 특성을 통해 가상 아바타, 손 모델링, 게이밍 등의 웹캠 및 가상현실 애플리케이션을 지원하는 3D 콘텐츠 제작에 매우 탁월한 센서로 평가받고 있다. VL53L9의 첫 번째 샘플은 주요 고객들에게 이미 제공 중이며, 양산은 2025년 초로 예정돼 있다. VD55H1은 현재 전면적으로 생산 중이다.

2024.02.26 11:14장경윤

자이스코리아, '세미콘 코리아 2024'서 반도체 광학 솔루션 전시

반도체 소재 전문기업 독일 자이스의 국내법인 자이스코리아는 이달 31일부터 2월 2일까지 서울 코엑스에서 열리는 '세미콘 코리아 2024'에 참가한다고 18일 밝혔다. 자이스 코리아는 이번 행사에서 기술 심포지엄 및 부스 참가를 통해 자이스 광학 기술력부터 반도체 주요 공정에 활용되는 다양한 장비와 솔루션을 선보일 예정이다. 올해 행사는 'Innovation Beyond Boundaries'라는 주제로 전시 뿐 아니라 글로벌 반도체 전문가가 연사로 참여하는 기술 심포지엄 등 다양한 부대행사도 개최된다. 자이스 그룹에서는 본사 기술 로드맵 시니어 디렉터인 하이코 펠트만 박사(Heiko Feldmann)가 연사로 참석해 'EUV optics at ZEISS'를 주제로 자이스의 광학 기술력이 어떻게 EUV의 생산성 및 해상도 향상에 기여하는지 소개한다. 해당 발표에서는 0.33 NA(개구수)의 1세대 EUV 광학 시스템과 처음으로 ASML에 전달된 아나모픽 배율을 활용해 0.55 NA를 실현한 광학 모듈에 대한 내용을 공유할 예정이다. 자이스 그룹은 설립자인 Carl Zeiss(칼 자이스)의 현미경부터 시작된 175년 이상의 역사를 가진 독일 대표 광학기업이다. 반도체 분야에서는 업계의 주목을 받고 있는 DUV, EUV 리소그래피의 핵심 요소인 광학렌즈 모듈 및 포토마스크 솔루션부터 공정 제어, 소재 및 패키징 3D 분석, 측정 등 다양한 포트폴리오를 보유하고 있다. 글로벌 유일 EUV 리소그래피(Lithography) 공급사인 ASML의 전략적 파트너이기도 하다. 자이스 코리아는 코엑스 D홀 418호에 위치한 부스를 통해, 반도체 생태계를 구성하고 패키징 등 주요 공정에 활용되는 다양한 솔루션을 선보일 예정이다. 대표적인 솔루션으로는 EUV 포토마스크 관련 결함을 평가하는 'ZEISS AIMS EUV'와 '3D Tomography(단층촬영) 계측 솔루션'이 있다. 이와 함께 최첨단 고해상도 3D X-ray 솔루션인 ZEISS Xradia 630 Versa를 통해 비파괴 분석을 활용하고, 다양한 분석법에 맞는 효과적인 샘플링을 가능하게 하는 ZEISS Crossbeam laser도 소개한다. 정현석 자이스코리아 대표는 "세미콘 코리아 2024 행사를 통해 자이스의 다양한 솔루션을 선보일 수 있게 돼 기쁘다. 작년보다 더 넓고 개방된 부스를 통해 다양한 기업들과 더 활발한 네트워킹이 이뤄지길 기대한다"며 "측정부터 EUV 광학 모듈까지, 자이스의 사업부들이 제공하는 다양한 솔루션을 통해 한국의 반도체 산업 성장을 물심양면 지원할 것"이라고 밝혔다.

2024.01.18 09:41장경윤

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