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삼성전자, HBM5 베이스 다이에 '2나노' 적용…속도 50%↑

삼성전자가 차세대 고대역폭메모리(HBM)인 HBM5의 베이스 다이에 2나노 파운드리 공정을 적용한다. HBM4에 이어 차세대 제품에도 최선단 파운드리 공정을 도입해 인공지능(AI) 반도체 시장 공략에 속도를 낸다는 구상이다. 구자흠 삼성전자 파운드리사업부 기술개발실장(부사장)은 27일 삼성전자 반도체 뉴스룸 기고문에서 "HBM5는 직전 세대인 HBM4E보다 동작속도를 50% 이상 향상해야 할 것으로 예상된다"며 "베이스 다이에 게이트올어라운드(GAA) 구조를 적용한 2나노 공정을 도입하고 더욱 높은 집적도 실리콘관통전극(TSV)을 구현할 계획"이라고 밝혔다. 베이스 다이는 HBM 적층 구조 하단에 위치해 그래픽처리장치(GPU) 등 외부 프로세서와 데이터를 주고받는 로직 칩이다. HBM4부터 메모리 공정 대신 파운드리 최선단 공정이 적용되며 HBM 전체 성능과 전력 효율을 좌우하는 핵심 부품으로 자리 잡았다. GAA는 전류 제어력과 전력 효율을 높인 차세대 트랜지스터 구조다. 삼성전자는 지난 2월 세계 최초로 HBM4를 양산 출하했고, 5월 HBM4E 12단 샘플을 출하했다. HBM4와 HBM4E 베이스 다이에는 양산성과 수율이 검증된 4나노 4세대 공정을 적용했다. 구 부사장은 "4나노 공정은 설계 목적에 맞춰 면적과 성능을 최적화할 수 있는 다양한 설계 옵션을 제공한다"며 "HBM4E에는 고집적·초고성능 소자를 적용해 14Gbps 이상의 고속 동작을 구현했고, 금속배선층을 최적화해 전력 소모와 방열 성능도 개선했다"고 설명했다. 그러면서 "전사 태스크포스(TF)를 가동해 첫 번째 샘플부터 성능과 수율 목표를 달성했고, 약 3개월 만에 양산체계를 구축했다"고 덧붙였다. 그는 메모리와 파운드리, 첨단 패키징(TSP)을 아우르는 '턴키' 통합 솔루션을 삼성전자의 최대 강점으로 제시했다. 초기 설계 단계부터 전 사업부가 협업해 속도, 전력, 발열, 수율을 일체화해 최적화할 수 있다는 설명이다. 파운드리 사업 영역 역시 AI 반도체를 중심으로 확장하고 있다. 구 부사장은 "지난해 테슬라의 차량용 2나노 반도체 수주를 계기로 AI·고성능컴퓨팅(HPC)과 클라우드서비스제공자(CSP) 등 다수의 대형 고객 수주가 이어지고 있다"며 "4나노 공정 역시 HBM4 베이스 다이와 미국 AI 업체의 AI·HPC용 반도체에 적용되며 공정 경쟁력을 인정받고 있다"고 밝혔다.

2026.07.27 10:35진운용 기자

'역대 최대 실적' TSMC, 2나노 매출 비중 첫 공개

대만 주요 파운드리 TSMC가 AI 수요 확대에 힘입어 올 2분기 역대 최대 실적을 경신했다. 특히 업계 최첨단 공정인 2나노미터(nm) 매출 비중을 처음 공식 집계했다는 점이 고무적이다. TSMC는 파운드리 호황에 따라 올해 연간 매출 전망치, 설비투자 규모도 당초 대비 상향 조정했다. 고성능 시스템반도체 시장의 성장세가 매우 견고함을 나타내는 지표로 해석된다. TSMC는 16일 2026년 2분기 실적발표를 통해 매출액 1조 2703억 대만달러를 기록했다고 밝혔다. 영업이익은 7660억 대만달러, 영업이익률은 60.3%로 집계됐다. 매출은 전년동기 대비 36%, 전분기 대비 12% 증가했다. 영업이익도 각각 65.3%, 16.2% 증가했다. AI 인프라 투자에 따른 고성능 시스템반도체 수요 확대가 지속된 데 따른 효과로 풀이된다. 특히 최첨단 공정 매출 비중의 확대가 두드러졌다. 해당 분기 TSMC의 전체 매출에서 7나노 이하 공정이 차지하는 비중은 77%다. 전분기 대비 3%p 늘었다. ▲2나노 3% ▲3나노 30% ▲5나노 33% ▲7나노 11% 등이다. TSMC가 2나노 공정 매출 비중을 공개한 것은 이번이 처음이다. 2나노 공정은 현재 상용화된 파운드리 공정 중 가장 고도화된 공정으로, 지난해 4분기부터 양산에 돌입했다. 파운드리 사업 호조세에 따라, TSMC는 향후 실적 및 투자 계획에 대해서도 당초 예상 대비 긍정적인 견해를 내놨다. 3분기 매출 전망치는 446억~458억 달러로 제시했다. 중간값(452억 달러) 기준으로 전년동기 대비 37%, 전분기 대비 12% 증가한 수준이다. 매출 총이익률은 66%로 전분기 대비 1.7%p 하락할 것으로 전망되나, 이는 주로 2나노 공정의 본격적인 양산에 따른 비용 증가가 원인이다. TSMC는 "이익 희석 효과는 최첨단 기술에 대한 매우 강력한 수요와 지속적인 생산성 향상 노력으로 부분 상쇄될 것"이라고 밝혔다. 연간 매출 전망치는 전년 대비 40%를 소폭 상회할 것으로 예상했다. 기존 전망치인 30% 초과 성장 대비 상향 조정됐다. 올해 연간 설비투자 계획은 600억~640억 달러 사이로 제시했다. 기존 전망치인 520억~560억 달러 대비 크게 상향됐다. 세부적으로 선단 공정에 70~80%, 성숙 공정에 10%, 패키징 및 테스트에 10~20%가량이 할당될 예정이다.

2026.07.16 16:44장경윤 기자

삼성전자, 테슬라 AI5 칩 곧 양산..."테이프아웃 완료"

삼성전자가 테슬라의 차세대 인공지능(AI) 반도체 'AI5'의 설계를 마치고 본격적인 양산 준비에 돌입한다. 13일 업계에 따르면 삼성전자 파운드리사업부의 한 수석연구원은 최근 사회관계망서비스(SNS)에 "테슬라와 삼성의 AI5 칩이 테이프아웃(Tape-out·시제품 양산) 단계를 완료했다"며 "미국 테일러 팹의 삼성 2나노 공정에서 생산돼 곧 테슬라의 최신 제품에 탑재될 것"이라고 밝혔다. 삼성전자 내부 직원이 AI5 칩의 양산 일정을 언급한 것은 이번이 처음이다. 앞서 지난 4월 일론 머스크 테슬라 최고경영자(CEO)는 "테슬라 AI 칩 디자인 팀이 AI5 '테이프 아웃'을 한 것을 축하한다"며 "이 칩을 생산할 수 있도록 도와준 삼성전자와 TSMC에도 감사하다"고 전했다. 테이프아웃은 반도체 설계가 최종 확정돼 파운드리 위탁생산 공정으로 도면이 넘어가는 단계를 뜻한다. 통상 본격적인 양산 직전 단계로 분류된다. 이에 따라 삼성전자는 올해 말 미국 테일러 공장을 초기 가동한 후 내년부터 본격적인 제품 양산에 돌입할 것으로 전망된다. AI5 칩은 현재 삼성전자가 생산 중인 자율주행 칩 AI4의 후속작으로, 전작 대비 성능이 40배 향상된 것으로 평가된다. 테슬라는 당초 AI5를 대만 TSMC에 단독 위탁생산을 맡기려던 계획을 수정해 삼성전자와의 공동 생산 체제로 공급망을 전환했다. 이번 수주는 오랜 기간 조 단위 적자를 기록해 온 삼성전자 파운드리사업부의 실적 턴어라운드를 이끌 것으로 예상된다. 최근 적자 폭을 축소 중인 파운드리사업부는 이번 AI5 양산을 통해 첨단 미세 공정 경쟁력을 입증한다는 계획이다. 아울러 삼성전자는 2028년 양산을 목표로 하는 테슬라의 차기 반도체 'AI6'의 전담 생산까지 맡을 것으로 알려졌다.

2026.07.13 17:44진운용 기자

"AI 수요 잡자"…TSMC, 내년 설비투자 '780억 달러' 전망

TSMC가 인공지능(AI) 수요에 대응하기 위해 설비투자액을 늘릴 것으로 전망된다. 대만 경제일보는 5일 골드만삭스 리포트를 인용해 TSMC의 설비투자액이 기존 전망치를 상회할 것이라고 보도했다. 골드만삭스는 TSMC의 설비투자액 전망치를 2027년 700억 달러(107조원)에서 780억 달러(119조원)로 상향했으며, 2028년 투자액도 740억 달러(113조원)에서 820억 달러(125조원)로 조정했다. 골드만삭스는 TSMC의 2026년 설비투자가 560억 달러(86조원)로 기존 전망을 유지할 것으로 예상했다. 다만 AI 인프라 구축 수요가 지속적으로 확대되고 2027년 이후 더 많은 클린룸이 순차적으로 완공·가동됨에 따라, TSMC가 전공정과 후공정 생산능력 투자를 한층 확대할 것으로 내다봤다. 아울러 생산능력 확충이 예상을 웃돌고 긴급 주문 수요와 생산 효율 개선의 수혜가 더해지면서 매출이 향후 2년 동안 시장 예상치를 뛰어넘을 것이라고 전망했다. 골드만삭스 위청징 애널리스트는 지난 한 분기 동안 AI 가속기와 서버 중앙처리장치(CPU)발 성장 모멘텀이 예상을 뛰어넘었으며, 2027년에는 수요 성장이 더욱 강해질 것이라고 분석했다. 위청징 애널리스트는 "고객의 수요에 대응하기 위해 TSMC가 첨단 공정에서 설비투자를 대폭 늘리고 생산능력 구축을 가속화할 것"이라고 말했다. 위청징 애널리스트는 첨단 공정 로드맵을 주목했다. 그는 "2027년 말까지 3나노와 2나노의 웨이퍼 월 생산능력이 각각 20만 장, 14만 장에 이를 것"이라고 추산했다. 그러면서 "2나노의 첫해 웨이퍼 생산량이 3나노보다 45% 많아 채택 주기가 빨라지고 있다"며 "2026년 신주 팹20과 가오슝 팹22의 빠른 증설이 이를 뒷받침하고 있다"고 설명했다. 2나노는 TSMC의 공정 중 가장 앞서 있는 공정으로, 올해 본격 양산을 시작했다. 또한 초기 양산 확대 단계를 지난 뒤 2026~2028년 사이 2나노 및 A16 생산능력의 연평균 성장률(CAGR)은 70%에 달할 전망이며, 5나노 이하 공정이 2026~2028년 웨이퍼 총매출에서 차지하는 비중은 각각 69%, 75%, 82%에 이를 것으로 예상된다. 후공정 첨단 패키징(CoWoS) 투자도 가속화될 것으로 보인다. 2026~2028년 연간 CoWoS 생산능력은 127.5만 장, 273만 장, 348만 장에 이를 것으로 추정된다. 이는 기존 전망치인 127.5만 장, 249만 장, 315만 장을 웃도는 수치다. 위청징 애널리스트는 "AI 수요 성장이 더 강해질 것"이라며 TSMC를 '매수' 의견으로 재확인하고, 목표주가를 2750 대만달러에서 3000 대만달러로 9% 상향했다. TSMC는 오는 16일 2분기 실적을 발표한다.

2026.07.05 09:29진운용 기자

"칩 구동까지 단 4주"…SAFE 포럼서 본 K-반도체 속도

삼성전자 파운드리 생태계에서 국내 팹리스(반도체 설계기업)와 디자인하우스(DSP)들이 인공지능(AI) 반도체 상용화 사례를 늘리고 있다. 아이디어 단계의 팹리스 설계 청사진이 삼성전자 미세 공정과 DSP 패키징 기술을 만나 4주 만에 실제 구동 칩으로 구현한 사례도 있었다. 박성현 리벨리온 대표는 1일 서울 서초동 삼성전자 서초사옥에서 열린 '세이프(SAFE) 포럼 코리아 2026' 기조연설에서 삼성 파운드리 4nm(나노미터, 10억분의 1m) 공정을 활용한 2세대 AI 칩 리벨(REBEL) 상용화 과정을 공개했다. 리벨은 단일 다이 기준 512MB 대용량 S램을 집적해 초당 1.9테라바이트(TB/s) 대역폭을 확보했다. 이를 통해 AI 연산에서 발생하는 고질적인 메모리 병목 현상을 하드웨어 차원에서 개선했다. 박성현 대표는 "삼성 파운드리 중심 에코시스템을 통해 설계부터 칩 구동(브링업)까지 단 4주 만에 완료했다"고 밝혔다. 최근 칩 샘플을 생산하기 시작했고, 테스트 후 올해 하반기 중 고객사에 전달할 계획이다. 팹리스 혁신을 뒷받침하는 디자인하우스 기술력도 확인됐다. 가온칩스는 고성능 컴퓨팅(HPC)과 피지컬 AI(로보틱스 등) 등 다양한 애플리케이션에 최적화 맞춤형 설계 노하우를 공유했다. 가온칩스 관계자는 "선단 공정 기반 AI·HPC 프로젝트 수행 경험을 바탕으로, 진화하는 AI 반도체 수요에 대응하겠다"고 말했다. 세미파이브는 물리적 한계 돌파를 위한 차세대 패키징 솔루션으로 3D-IC 플랫폼과 빅 다이(Big Die)를 제시했다. 조명현 세미파이브 대표는 "로직과 메모리를 수직 결합하는 '로직 온 D램(Logic-on-DRAM)' 기반 3D-IC 플랫폼을 통해 초거대 AI의 메모리 병목 현상을 해결할 것"이라고 말했다. 그러면서 "AI 가속기가 고성능 연산을 요구함에 따라 칩 크기 역시 기존 한계를 넘어서는 대형화 추세가 계속되고 있다"며 "세미파이브는 삼성 생태계 내에서 확립한 포트폴리오를 고객에게 제공하겠다"고 밝혔다.

2026.07.01 16:50전화평 기자

삼성 파운드리, AI 시대 '넥서스' 선언…"2나노·HBM4로 생태계 주도"

"인공지능(AI)의 대전환 시대, 삼성 파운드리는 제품과 인프라, 고객과 파트너를 연결하는 '넥서스(Nexus)'로 진화할 것입니다." 신종신 삼성전자 디자인플랫폼(DP) 개발실장(부사장)이 1일 서울 강남 서초사옥에서 열린 SAFE(Samsung Advanced Foundry Ecosystem) 포럼 기조연설에서 이처럼 밝혔다. '넥서스'란 서로 다른 것들을 하나로 묶는 중심이자 연결고리를 뜻한다. 신 부사장은 "과거 메모리 반도체는 단일 기업이 완제품을 뚝딱 만들 수 있었지만, 오늘날 고성능 AI 로직(연산) 칩은 팹리스(설계기업)부터 파운드리(위탁생산)까지 수많은 파트너의 긴밀한 연결 없이는 구현이 불가능하다"며 "생각하는 실리콘(AI)을 완성하려면 로직 칩 설계와 이를 만드는 파운드리 역할이 가장 중요하다"고 설명했다. 신 부사장은 이를 위해 ▲공정 미세화 ▲차세대 메모리 결합 ▲설계 생태계 혁신 등 3가지 청사진을 제시했다. 미세 공정 한계 넘는 '설계·제조 최적화'와 HBM4 시너지 청사진의 첫 번째 축은 최첨단 반도체 제조 공정 로드맵 구체화와 'DTCO(Design-Technology Co-Optimization)' 기술 극대화다. 신 부사장은 "가장 앞선 1.4nm(나노미터, 10억분의 1m) 공정(SF1.4)은 2029년 양산을 목표로 순조롭게 개발 중이고, 수율과 성능을 한층 더 끌어올린 개량형 노드 SF1.4 플러스는 2030년에 선보일 예정"이라고 타임라인을 공식화했다. 시장 수요가 높은 2나노 공정 역시 2027년에서 2028년 사이 성능 개량 버전인 SF2P 플러스로 전환되고, 이후 후속 공정 SF2X로 진화한다. SF2X는 SF2P, SF2P 플러스와 IP 호환성을 유지하는 차세대 공정이다. 공정 미세화의 물리적 한계는 DTCO로 극복할 계획이다. DTCO는 설계와 제조 공정을 동시에 맞물려 최적화하는 기술이다. 신 부사장은 "2나노 공정의 경우 전력 소모를 26% 줄였는데, 개선 효과 절반 이상이 DTCO 덕분"이라며 "세대가 지날수록 성능 향상의 거의 대부분을 DTCO가 차지할 것"이라고 전망했다. 아울러 AI 칩의 필수요소인 S램을 세계 최소형 크기로 구현해 고밀도 데이터 저장 능력을 확보했다. 두 번째 축은 로직과 메모리의 통합이다. 차세대 초고속 AI 메모리인 6세대 고대역폭메모리(HBM4)는 칩의 밑바탕인 베이스 다이 역할이 중요한데, 삼성은 이를 자사 4나노 공정(SF4X)으로 만들고 있다. 신 부사장은 "메모리 사업부와 긴밀한 협력 덕분에 초당 10기가비트(Gbps) 속도에서도 아주 깨끗한 신호를 확인했고, 최대 11.7Gbps까지 안정적으로 속도를 높일 수 있는 기술 여유(마진)를 충분히 확보했다"고 자신했다. 특히 칩과 칩을 연결할 때 기존 수작업 중심의 아날로그 방식 설계 때문에 오래 걸렸던 검증 작업도 바꿨다. 3D 'D램 파이(D램 PHY)'라는 디지털 자동화 방식을 개발해 고객들의 칩 설계와 시뮬레이션 시간을 단축할 계획이다. "지원군 없인 제품도 없다"… 2026년 설계 플랫폼 대혁신 세 번째 축은 디자인하우스, IP 기업 등 파트너 생태계 강화다. 신 부사장은 "당사의 모든 노력도 결국 에코(생태계)가 없이는 완제품으로 탄생할 수 없다"며 IP(설계자산) 파트너와 협력을 거듭 강조했다. 삼성 파운드리는 현재 4나노 IP를 확충하는 것은 물론, 수많은 신규 IP를 차세대 2나노 공정 기반으로 개발하고 있다. 하나의 설계 기능이라도 여러 파트너 IP를 확보해 고객 선택지를 넓힌다는 전략이다. 고객과 파트너가 삼성 파운드리 자산을 더 쉽게 이용하도록 소통 플랫폼인 B2B 웹사이트 '커넥트(Connect)'도 2026년을 기점으로 완전히 탈바꿈한다. 신 부사장은 "사용자가 한눈에 알아보기 쉽도록 화면(UI·UX)을 직관적으로 개편하고, 실시간 대응이 가능한 AI 챗봇과 강력한 문서 검색 기능을 새롭게 도입할 것"이라고 밝혔다.

2026.07.01 12:20전화평 기자

삼성 파운드리, 내년 MPW '2나노' 공정까지 연다…AI칩 협력 강화

삼성전자 파운드리 사업부가 내년 멀티프로젝트웨이퍼(MPW) 공정을 2나노미터(nm)까지 확대한다. 2나노 공정은 현재 상용화된 가장 최첨단 공정으로, 국내 팹리스 기업의 초고성능 인공지능(AI) 반도체 개발에 속도가 붙을 것으로 기대된다. 송태중 삼성전자 파운드리사업부 상무는 15일 오후 서울 양재 엘타워에서 열린 'M.AX 얼라이언스 상반기 총회'에서 이같이 밝혔다. MPW는 파운드리 기업이 웨이퍼 하나에 복수의 팹리스가 개발한 칩을 올려서 시제품을 양산하는 서비스다. 웨이퍼 전체 비용을 낼 필요가 없기 때문에 팹리스 입장에서 개발비용 부담을 덜 수 있다. 삼성전자는 자사 파운드리 생태계 강화를 위해 매년 다양한 공정의 MPW 서비스를 진행해 왔다. 지난해와 올해의 경우, 가장 최첨단 공정은 4나노까지 개방했다. 내년부터는 2나노 공정까지 MPW를 진행한다. 2나노는 파운드리 업계에서 상용화된 가장 최신 공정이다. 제조 난도가 높아 AI, 고성능컴퓨팅(HPC) 등 일부 초고성능 반도체 분야에만 적용하고 있다. 세부적으로 2나노 및 4나노 공정은 내년 7회, 5~28나노 공정은 내년 11회의 MPW를 진행할 예정이다. 구형에 속하는 8인치 공정까지 고려하면 총 MPW 진행 수는 더 늘어날 것으로 예상된다. 송 상무는 "삼성 파운드리는 'SAFE'라는 이름으로 주변 생태계와 함께 최첨단 공정을 확장 개발하고 있다"며 "또한 AI 반도체 M.AX 얼라이언스를 통해 K-온디바이스 수요 기업, 팹리스, 파트너 기업들이 목표를 달성하도록 최선을 다하겠다"고 말했다. M.AX 얼라이언스 상반기 총회에는 수요기업, 팹리스, 파운드리, 반도체 IP 기업, 반도체산업협회, 한국산업기술기획평가원(KEIT) 등 업계·관계자 150여 명이 참석했다. 이번 행사는 '반도체 제조지원 TF' 업무협약 체결식, 'K-온디바이스 AI반도체 기술개발 사업' 설명회 등 국산 AI칩 확보 전략을 논의하기 위해 마련됐다.

2026.06.15 16:25장경윤 기자

삼성 파운드리, 미세공정 우위·전력 비용 효율 '투트랙' 공략 나섰다

삼성전자 파운드리(반도체 위탁생산)가 2나노미터(nm, 10억분의 1m) 미래 선점과 5·8나노 공정 가동률 상승 등 '투트랙 정공법'을 본격화했다. 미세 공정 기술 우위를 구축하는 동시에 전력과 비용 효율을 무기로 당장의 시장 수요를 흡수한다는 전략으로 풀이된다. 4나노 공정 생산능력은 이미 내년 물량까지 사실상 완판된 상태다. 2일 반도체 업계에 따르면 삼성전자는 지난달 미국에서 개최된 'SAFE(Samsung Advanced Foundry Ecosystem) 포럼 2026'을 기점으로 2나노 공정 마케팅에 속도를 내고 있다. 미국 테일러 팹 1호기에 올해 2나노 장비 반입을 시작해 2027년 본격 양산에 돌입한다는 타임라인도 공식화했다. 마거릿 한 삼성전자 미국 파운드리 사업 총괄 부사장(EVP)은 "올해부터 미국 테일러 팹 1호기에 최첨단 2나노 캐파(CAPA, 생산능력) 장비를 설치하고, 2027년부터 본격 양산에 돌입할 것"이라고 발표했다. 동시에 국내외 디자인하우스(DSP) 업체에 5·8나노 공정 영업 강화를 직접 지시하며 실리콘 물량 확보를 위한 쌍끌이 전략을 펴고 있다. 단기 실적 강화 차원이다. 반도체 업계 한 관계자는 "삼성전자 파운드리가 2나노 영업을 본격화하는 것 같다"며 "이와 함께 5나노, 8나노 영업 강화를 요청했다"고 말했다. 현재 삼성 파운드리의 4나노 공정 캐파는 내년 물량까지 사실상 솔드아웃 상태로 파악된다. 이에 따라 삼성은 단기 잔여 캐파를 소화하기 위해 국내외 핵심 디자인하우스에 5나노와 8나노 공정 영업력을 강화하라는 지침을 내린 것이다. 선단 공정 병목을 피해 안정적인 5·8나노 라인으로 중소형 팹리스 물량을 흡수하겠다는 전략이다. 테슬라, SF2P 공정 낙점...시놉시스 "4나노 설계 2나노로 전환 가능" 이날 포럼에 참석한 글로벌 기술 기업의 기조연설도 삼성 파운드리가 제시한 투트랙 정공법 타당성을 뒷받침했다. 2나노 공정을 통한 미래 시장 선점과 전력·비용 효율이 검증된 5·8나노 공정 가치가 동시에 조명됐다. 아쇼크 엘루스 테슬라 AI팀 부사장은 "자율주행차와 옵티머스 로봇의 미래 두뇌가 될 차세대 'AI5' 칩 설계를 TSMC와 삼성전자 양사 공정 기반으로 동시 진행 중"이라고 말했다. 테슬라는 이번 포럼에서 삼성 파운드리 2나노 공정인 'SF2P'를 낙점해 개발을 이어가고 있다고 공식화했다. 테슬라는 이미 차량에 탑재하는 자율주행 칩 'HW 4.0(AI 4)'을 삼성 5나노 공정으로 대량 양산해 도로 위에서 안전성을 입증한 바 있다. 또 다른 반도체 업계 관계자는 "이번 포럼에서 논의된 2나노와 5나노 공정을 테슬라가 모두 이용 중인 점은 삼성 파운드리와 협력사 모두에 고무적"이라고 평했다. 글로벌 반도체 설계 자동화(EDA) 1위 시놉시스는 기술 난도가 높은 2나노 선단 공정 진입 문턱을 낮췄다. 사신 가지 시놉시스 최고경영자(CEO)는 "팹리스 고객사가 기존에 개발한 4나노 공정 기반 칩 설계를 2나노 공정으로 마이그레이션(공정 전환)하는 레이아웃 자동화 툴이 완벽하게 작동한다"고 밝혔다. 이 기술은 선단 공정 진입 과정에서 발생하는 3D IC 패키징의 열과 구조적 병목을 설계 초기부터 해결하는 기술이다. 토니 피알리스 퀄컴 데이터센터 부문 부사장은 에이전트 인공지능(AI) 시대 인프라가 직면한 새로운 병목 현상과 평가지표 변화를 짚었다. 피알리스 부사장은 "AI 에이전트가 구동되는 일련의 워크로드를 분석한 결과, 전체 연산 지연 시간의 90% 이상은 그래픽처리장치(GPU)가 아닌 '비(Non)-GPU 영역'에서 소비되며 GPU가 실제 100% 가동되는 백분율 시간은 55%에 불과하다"며 실증 데이터를 제시했다. 이어 "향후 AI 인프라의 핵심 평가지표가 단순 연산 성능에서 '와트당 성능(전력 효율)'과 '달러당 처리력(비용 효율)'으로 완전히 재편될 것"이라고 강조했다.

2026.06.02 10:32전화평 기자

에이디테크놀로지, 삼성 2나노 기반 '3.695GHz' 돌파

삼성전자 파운드리(반도체 위탁생산) 2nm(나노미터, 10억분의 1m) 공정에서 국내 디자인하우스가 인공지능(AI)과 고성능컴퓨팅(HPC) 시장을 겨냥한 기술 돌파구를 마련했다. 단순 설계도면 전달을 넘어 칩의 전력·성능·면적(PPA)을 높이는 아키텍처 파트너로서 역량을 강화했다. 에이디테크놀로지는 미국 새너제이 삼성 반도체 캠퍼스에서 개최된 '삼성 파운드리 SAFE 포럼 2026'에서 삼성 2나노 공정을 기반으로 설계한 HPC 중앙처리장치(CPU) 플래그십 모델 'ADP620' 개발 성과와 양산 로드맵을 공개했다고 29일 밝혔다. SAFE 포럼은 삼성 파운드리와 파트너·고객사 간 기술 협력 행사다. 에이디테크놀로지는 "포럼을 계기로 삼성 최선단 공정 가치를 극대화하는 아키텍처 파트너 입지를 다졌다"고 자평했다. 포럼에서 에이디테크놀로지는 ADP620 성과로 삼성 2나노 공정 기반 최대 3.695GHz 클럭 속도를 달성했다고 밝혔다. 해당 클럭 속도는 데이터센터 및 AI 인프라의 극한 연산 요구치를 충족하는 수치다. 회사 측은 "삼성의 최선단 공정 기술과 자사 독자 설계 솔루션이 유기적으로 결합해 시너지를 창출했다"고 설명했다. 강석주 에이디테크놀로지 미주법인 전무는 포럼 발표에서 "삼성 파운드리 공정 기술과 시너지 확대로 글로벌 AI 주문형 반도체(ASIC) 시장 핵심 아키텍처 파트너로 자리매김할 것"이라며 "미주 지역에서 1분기 수주 목표치 대비 175%를 달성한 점은 북미 시장 내 기술 신뢰도 확보와 공격적 프로모션이 성과로 이어진 결과"라고 밝혔다. 포럼 현장에서 회사는 하드웨어와 소프트웨어가 통합된 환경에서 RSE 펌웨어 초기화부터 호스트 UEFI 진입까지 부팅 전 과정을 시연했다. RSE는 서버 시스템의 원격 관리·제어를 담당하는 펌웨어 모듈이고, UEFI는 운영체제 실행 전 하드웨어를 초기화하는 표준 펌웨어 인터페이스다. 에이디테크놀로지 관계자는 "미국 및 유럽 빅테크 고객사와 진행 중인 2027년 양산 프로젝트도 검증 역량을 바탕으로 순항 중"이라고 말했다. 이번 성능 구현 중심에는 에이디테크놀로지의 독자 설계 최적화 플랫폼 '카펠라(CAPELLA)'가 있다. 카펠라는 자체 IP 라이브러리 'POLK'를 삼성 공정 특성에 완벽하게 매핑해, 칩 레벨에서 전력·성능·면적(PPA) 효율을 극대화하는 기술이다. 회사는 카펠라를 통해 설계 리스크를 관리하는 동시에, 삼성 2나노 공정이 가진 잠재력을 제품 성능으로 온전히 치환했고 강조했다. 3.695GHz 클럭 속도는 삼성 2나노 기반 ADP620과 카펠라 결합 결과물로, 오류 감축과 비용 절감 효과, 전력 대비 성능 측면에서 차별화 경쟁력을 확보했다고 설명했다. 에이디테크놀로지는 개발 주기를 단축하는 '시프트-레프트(Shift-Left)' 전략을 통해 양산도 가속하고 있다. 실리콘 칩 제작 전 가상 모델과 하드웨어 에뮬레이션, FPGA 플랫폼을 단계별로 구축해 하드웨어 설계와 소프트웨어 개발을 병행하는 선행 공정을 적용한 방식이다. 또, 35개의 암 네오버스(Arm Neoverse) V3 코어를 기반으로 최대 70코어까지 확장 가능한 칩렛 솔루션을 앞세워 글로벌 빅테크와 기술검증(PoC), 양산 논의 중이다. 박준규 에이디테크놀로지 대표는 "3.695GHz 성능 달성은 삼성 2나노 공정의 우수한 기술력 위에서 당사 설계 최적화 역량이 글로벌 최고 수준으로 발휘된 결과"라며 "단순 디자인 서비스를 넘어 고객 성장을 견인하는 '글로벌 AI 인프라 아키텍처 파트너'로서 기술 해법을 제시하겠다"고 밝혔다.

2026.05.29 10:37전화평 기자

아날로그비츠, TSMC 심포지엄서 N2P 공정 기반 차세대 전력관리 IP 공개

아날로그비츠가 TSMC의 최첨단 N2P(2나노) 공정 기술을 지원하는 신규 IP(설계자산) 제품군을 선보이며 인공지능(AI) 및 고성능 컴퓨팅(HPC) 시장 공략에 속도를 낸다. 아날로그비츠는 오는 22일(현지시간) 미국 산타클라라 컨벤션 센터에서 개최되는 'TSMC 2026 기술 심포지엄'에서 실시간 온칩 전력 감지 및 공급 기술을 시연한다고 15일 밝혔다. 이번에 공개되는 솔루션은 글리치 포착 및 전압 강하 감지 기능이 통합된 온다이(On-die) LDO, 핀리스 PVT 센서, 실시간 전력 관측 기능을 제공하는 저전력 PLL 등을 포함한다. 최근 멀티 킬로와트급 SoC를 사용하는 AI 및 HPC 시스템은 전력 밀도 심화와 발열, 성능 변동성 문제로 인해 디지털 설계만으로는 해결하기 어려운 기술적 한계에 직면해 있다. 아날로그비츠의 신규 IP는 TSMC N2P 공정 기반의 첨단 SoC에서 전력·성능·면적(PPA) 최적화와 지능형 온칩 전력 관리를 지원해 이러한 문제를 해소한다. 특히 최초 공개되는 원격 핀리스 PVT 센서는 ±3.5°C의 높은 정확도를 구현하며, 저전력 PLL은 MHz당 0.5마이크로와트 수준의 초저전력을 실현했다. 지능형 전력 및 에너지 관리를 위한 혼합신호 IP 분야의 글로벌 기업인 아날로그비츠는 국내 디자인하우스(DSP)인 세미파이브의 100% 자회사다. 0.35미크론부터 2nm(나노미터, 10억분의 1m) 공정에 이르기까지 수십억 개의 IP 코어를 양산한 실적을 보유하고 있다. 마헤시 티루파투르 아날로그비츠 CEO는 "통합 LDO와 감지 기능을 통해 전력 상태를 실시간으로 파악하고 즉각적인 조치가 가능해졌다"며 "안정적이고 깨끗한 형태의 전력 공급을 지원할 것"이라고 강조했다. 한편 아날로그비츠는 미국 심포지엄을 시작으로 대만, 유럽, 중국, 일본에서 개최되는 TSMC 기술 심포지엄에도 순차적으로 참여해 글로벌 고객과의 접점을 확대할 계획이다.

2026.04.16 15:48전화평 기자

어플라이드, 차세대 증착 기술 2종 공개…"고객사 2나노 공정서 채택"

어플라이드머티어리얼즈(AMAT)는 최첨단 로직 칩의 가장 미세한 구조를 형성하기 위한 두 가지 새로운 칩 제조 시스템을 발표했다고 14일 밝혔다. 원자 수준의 정밀도로 소재 증착을 제어하는 이 기술은 오늘날 칩 제조사가 글로벌 AI 인프라 구축 속도에 맞춰 더 빠르고 전력 효율적인 트랜지스터를 대규모로 제조할 수 있도록 지원한다. AI 컴퓨팅 수요 급증에 따라 반도체 산업은 프로세서 칩에 집적된 수천억 개 트랜지스터에서 높은 에너지 효율 성능을 끌어내기 위해 스케일링 한계에 도전하고 있다. 이 같은 과제에 대응해 전 세계 선도적인 로직 칩 제조사들은 2나노 이하 공정에서 새로운 GAA(게이트올어라운드) 트랜지스터를 도입하고 있다. GAA 전환은 동일 전력에서 훨씬 높은 성능을 구현하지만 성능 향상을 위한 공정 복잡도는 크게 증가한다. GAA 트랜지스터 내부의 복잡한 3D 구조를 형성하려면 500개 이상의 공정 단계가 필요하며, 이 중 상당수는 개별 원자 크기에 근접하는 허용 오차 내에서 소재를 정밀하고 반복 가능하게 제어·증착하는 새로운 방식을 요구한다. 이에 어플라이드는 '프로듀서 프리시전(Producer Precision)' 얕은 트렌치 절연(STI)의 무결성을 유지하는 선택적 질화막 플라즈마화학기상증착(PECVD) 시스템을 개발했다. 첨단 트랜지스터 아키텍처에서 STI는 인접 트랜지스터를 전기적으로 분리하는 데 사용된다. 이 기술은 트랜지스터 사이 표면에 트렌치를 식각한 후 실리콘 산화물과 같은 절연 유전체 소재로 채워 전하를 가두고 원치 않는 누설을 방지한다. 이런 좁은 절연 트렌치는 GAA 소자에서 가장 미세한 구조 중 하나로 대량 양산 과정에서 품질 유지가 매우 어렵다. 트렌치 형성 후 칩이 여러 추가 공정 단계를 거치면서 실리콘 산화물 절연 소재가 점진적으로 손상돼 전체 칩 성능에 부정적 영향을 미칠 수 있다. 어플라이드의 이번 PECVD 시스템은 업계 최초의 선택적 바텀업(bottom-up) 증착 공정으로 트렌치 내 필요한 위치에만 실리콘 질화막을 형성한다. 실리콘 산화물 위에 치밀한 실리콘 질화막층을 증착해 이후 공정 단계에서 STI 소재가 리세스(recess)되는 것을 방지한다. 이 공정은 하부막이나 구조에 손상을 주지 않도록 저온에서 수행된다. 선택적 질화막은 절연 트렌치의 원래 형상과 높이를 보존함으로써 일관된 전기적 특성을 유지하고 기생 커패시턴스를 감소시키며 누설을 낮추고 전체 소자 성능을 향상시킨다. 현재 선도적인 로직 칩 제조사들은 AMAT의 선택적 질화막 PECVD 시스템을 2나노 이하 GAA 공정 노드에서 채택하고 있다. 또한 어플라이드의 '엔듀라 트릴리움(Endura Trillium)' 원자층 증착(ALD) 시스템은 가장 복잡한 GAA 트랜지스터 게이트 스택에 금속을 정밀하게 증착하기 위해 설계된 IMS(통합 재료 솔루션)다. 이 시스템은 어플라이드가 첨단 트랜지스터 애플리케이션을 위해 메탈 ALD 기술 분야에서 구축해온 오랜 전문성을 기반으로 한다. 여러 금속 증착 단계를 단일 플랫폼에 통합함으로써 칩 제조사가 다양한 트랜지스터의 임계 전압을 유연하게 튜닝하도록 지원한다. 트릴리움은 반도체 산업 역사상 가장 성공적인 메탈 증착 시스템인 Endura(엔듀라) 플랫폼 기반으로 초고진공을 생성하고 유지한다. 진공 환경은 실리콘 나노시트 사이 극미세 공간에 여러 소재를 증착할 때 클린룸 대기 속 불순물로부터 웨이퍼를 보호하는 데 필수적이다. 옹스트롬 수준의 메탈 게이트 스택 두께 제어를 통해 첨단 GAA 트랜지스터가 요구하는 튜닝 유연성과 신뢰성을 제공하는 동시에 트랜지스터 성능과 전력 효율, 신뢰성을 향상시킨다. GAA 애플리케이션에 맞춰 고도로 최적화된 이 시스템은 더 얇은 일함수(work function) 금속과 GAA 구조의 제한된 공간에 대응하는 부피를 차지하지 않는 다이폴 소재를 구현하는 새로운 기능을 갖췄다. 선도적인 로직 칩 제조사들이 현재 2나노 이하 GAA 공정 노드에서 채택하고 있다.

2026.04.14 09:02장경윤 기자

삼성 파운드리, 2나노 발열·면적 효율 동시에 잡았다

삼성전자 파운드리(반도체 위탁생산)가 2nm(나노미터, 10억분의 1m) 등 최선단 극미세 공정의 최대 난제인 발열과 면적 효율을 동시에 해결할 새로운 온도 센서 설계자산(IP)을 내놓으며 초격차 경쟁력 확보에 나섰다. 6일 ISSCC 2026 발표 자료에 따르면 삼성전자는 기존 칩 하단(FEoL)에 위치했던 온도 센서를 상단 배선층(BEoL)으로 끌어올리는 기술을 개발했다. 이를 통해 칩 내부 공간 낭비를 줄일 수 있을 것으로 관측된다. 한계 부딪힌 미세공정, '상단 배치(BEoL)'로 공간 확보 반도체 공정이 미세화될수록 칩 내부의 열밀도는 급격히 상승한다. 열이 제대로 제어되지 않으면 누설전류가 기하급수적으로 늘어나 전력 효율을 심각하게 훼손하게 된다. 그동안 팹리스(반도체 설계 전문)들은 온도를 감시하기 위해 칩 하단부인 FEoL(Front-End-of-Line) 영역에 온도 센서를 심어왔다. 하지만 이 방식은 칩의 두뇌 역할을 하는 트랜지스터 등 실제 연산 소자가 들어가야 할 공간을 센서가 차지해버린다는 치명적인 단점이 있었다. 한 IP 업계 관계자는 "미세 공정으로 갈수록 열밀도와 누설 전류 증가 폭이 커지기 때문에 온도 센서의 정확도와 배치가 칩 전체의 성능을 좌우한다"며 "기존처럼 FEoL 영역을 사용하면 연산 소자 배치를 위한 황금 같은 영역이 낭비될 수밖에 없다"고 설명했다. 업계는 이를 해결하기 위해 칩 상단의 금속 배선층(BEoL)에 위치하는 '메탈 저항'을 온도 센서로 활용하는 방안을 꾸준히 연구해 왔다. 문제는 정확도였다. 통상적으로 상단 배선층을 이용하면 하단 센서보다 온도 감지 정확도가 떨어졌고, 정확도를 높이려다 보면 데이터 변환 시간이 느려지는 반비례 관계에 부딪혔기 때문이다. 삼성전자의 이번 2나노 온도 센서 IP는 바로 이 난제를 극복했다. 상단 배선층(BEoL)을 사용해 하단 코어 면적을 전혀 차지하지 않으면서도, 정확도를 대폭 끌어올리고 변환 시간을 획기적으로 단축한 것이다. 촘촘한 '멀티 포인트 센싱'으로 칩 내부 열 지도 작성 업계에서는 이번 기술이 공정 미세화에 따른 단순한 개선을 넘어, 차세대 칩 설계의 핵심 대안이 될 것으로 평가하고 있다. 센서가 코어 면적을 차지하지 않기 때문에 칩 내부에 수십, 수백 개의 센서를 부담 없이 촘촘히 박아 넣을 수 있기 때문이다. 반도체 업계 관계자는 "메탈 저항을 활용한 상단 배치 온도 센서는 공간 효율성과 미세 공정에서의 안정성 덕분에 차세대 반도체 설계에서 매우 유망한 기술로 평가받는다"며 "특히 칩 내부 곳곳의 온도를 파악해 실시간 '열 지도'를 그리는 멀티 포인트 센싱에 최적화된 방식"이라고 설명했다. 열이 집중되는 핫스팟을 사각지대 없이 실시간으로 감지해 내면, 발열로 인한 강제 성능 저하(스로틀링)를 극도로 정밀하게 방어할 수 있다는 분석이다. 전력 효율 발목 잡던 '엑시노스'의 구원투수 될까 파운드리 시장의 최대 관심사는 이 기술의 실제 적용 여부다. 현재 2나노 PDK(공정 설계 키트)에 어느 정도 수준까지 통합되었는지는 구체적으로 확인되지 않았다. 다만, 업계에서는 삼성전자가 자체 모바일 AP(애플리케이션 프로세서)인 엑시노스 등 고성능 칩에 이 기술을 적극적으로 도입 검토할 것으로 내다보고 있다. 최근 엑시노스는 성능 개선에도 불구하고 미세 공정에서의 누설전류 제어와 전력 효율 최적화에서 난항을 겪어왔다. 상단 배치 온도 센서는 이러한 고질적인 문제를 해결할 실마리가 될 수 있기 때문이다. IP 업계 관계자는 "동일한 SoC(시스템 온 칩)을 제작할 때 상단 메탈 저항 방식을 쓰면, 기존 센서가 차지하던 하단 면적을 모두 실제 연산 소자나 메모리로 채울 수 있다"며 "결과적으로 똑같은 성능의 칩을 더 작게 만들거나, 똑같은 크기의 칩에 더 많은 기능을 넣을 수 있는 강력한 설계 이점을 제공한다"고 말했다.

2026.04.06 10:50전화평 기자

퀄리타스반도체, 2나노 공정 IP 美 AI칩 고객사에 공급

초고속 인터페이스 IP(설계자산) 기업 퀄리타스반도체가 미국 엣지 AI SoC(시스템 온 칩) 업체와 차세대 공정 기반 MIPI C/D-PHY IP 라이선스 공급 계약을 체결했다고 1일 밝혔다. 계약 규모는 약 13억원이다. 이번 계약은 퀄리타스반도체의 MIPI C/D-PHY IP가 2nm(나노미터, 10억분의 1m) 공정을 포함한 차세대 공정 환경에서의 동작 안정성과 성능을 인정받은 결과다. 특히 고객사는 미국 엣지 AI SoC 전문 업체라는 점에서, 퀄리타스반도체의 기술력이 글로벌 수준에서 통용되고 있음을 보여주는 사례로 평가된다. MIPI C/D-PHY는 스마트폰, 자율주행, 로봇, 보안 카메라 등 고해상도 이미지 데이터를 처리하는 엣지 AI 기기에 필수적인 카메라와 디스플레이 인터페이스 표준 규격이다. 저전력 설계와 고속 데이터 전송 성능을 동시에 요구하는 고사양 규격이다. 김두호 퀄리타스반도체 대표는 "이번 계약은 당사 MIPI PHY IP 기술이 2나노 공정에서도 그 경쟁력을 입증한 결과"라며 "북미 엣지 AI 시장은 자율주행, 로봇, 스마트 비전 등 다양한 응용 분야를 중심으로 빠르게 확대되고 있는 만큼, 이번 레퍼런스를 발판으로 글로벌 시장 확장에 적극 나서겠다"고 말했다. 한편, 퀄리타스반도체는 최근 실리콘밸리에 현지 법인을 설립하며 북미 시장 공략에 박차를 가하고 있다.

2026.04.01 17:25전화평 기자

삼성, 차차세대 엑시노스 '뱅가드' 연내 설계 목표…2나노 고도화 지속

삼성전자가 차차세대 모바일 어플리케이션프로세서(AP)인 '엑시노스 2800(코드명 뱅가드)'의 설계를 연내 완료한다. 이전 세대와 마찬가지로 2나노 공정을 채택해 개발 및 수율 안정성을 담보할 수 있을 것으로 기대된다. 26일 업계에 따르면 삼성전자는 연내 테이프아웃(Tape-out; 설계 완료)을 목표로 차차세대 모바일 AP인 엑시노스 2800을 개발 중이다. 엑시노스 2800의 코드명은 '뱅가드(Vanguard)'다. 삼성전자 내부에서는 엑시노스의 코드명을 세대에 따라 알파벳 순으로, 또한 전 세계에 존재하는 산맥의 이름으로 붙인다. 예컨대 엑시노스 2500부터 2700까지의 코드명은 솔로몬(Solomon)-테티스(Thetis)-율리시스(Ulysses) 순이다. 현재 삼성전자 시스템LSI 사업부는 올해 연말 설계완료를 목표로 엑시노스 2800을 개발하고 있다. 테이프아웃은 칩 설계를 완료하고 도면을 제조(파운드리) 공정에 넘기는 과정을 뜻한다. 이후 샘플 제작 및 테스트를 거쳐야만 실제 칩 제작이 가능하다. 엑시노스 2800은 삼성전자의 최첨단 공정인 2나노미터(nm)로 양산된다. 그 중에서도 2세대 2나노(SF2P) 공정의 개선 버전인 'SF2P+'가 적용된 것으로 알려졌다. 당초 삼성전자는 2027년부터 1.4나노 공정(SF1.4) 양산에 나설 예정이었다. 그러나 급진적인 공정 개발보다는 수율 안정화 및 최적화에 초점을 맞추기로 하면서, 1.4나노 공정 양산 일정을 2년가량 미뤘다. 대신 올해 양산을 앞둔 SF2P의 개선 버전인 SF2P+을 추가하기로 했다. 우선 SF2P는 1세대 2나노(SF2) 대비 성능이 12% 향상됐다. 동시에 소비전력은 25%, 면적은 8% 줄었다. SF2P+는 여기에 광학 기술 최적화로 반도체 회로의 크기를 일정 비율로 축소하는 옵틱 슈링크(Optic Shrink) 기술을 적용한다. 전체적으로 칩 면적을 줄여 성능 및 전력효율성 향상에 유리할 것으로 관측된다. 2나노 공정 채택 지속에 따른 이점도 있다. 이전 세대와 동일하게 2나노를 기반으로 설계하기 때문에, 시스템LSI 사업부 입장에서는 설계 난이도를 낮출 수 있다. 파운드리 측면에서의 수율 안정화에도 유리하다. 실제로 삼성전자가 올해 양산을 목표로 한 엑시노스 2700(율리시스)도 설계가 비교적 순조롭게 진행됐던 것으로 전해진다. 반도체 업계 관계자는 "이전만큼 모바일 AP에서 매년 공정 미세화를 진행하는 것이 현실적으로 불가능하다는 게 삼성전자 시스템LSI 내부의 중론"이라며 "대안으로 DTCO(설계 기술 공동 최적화)에 주목하고 있다"고 설명했다. DTCO는 반도체 설계와 제조 공정 기술 간의 최적화를 뜻한다. 기술적 성숙도가 낮아 수율 향상에 불리한 최선단 공정에서 더 중요한 의미를 가진다.

2026.03.26 10:36장경윤 기자

에러없는 백만 큐비트 상온 양자컴 제안 …"삼성 2나노 공정으로 가능"

에러없이 백만 큐비트 구현이 가능한 양자 컴퓨터 아키텍처가 처음 공개됐다. 삼성 2나노 공정으로 구현 가능하다는 주장도 나왔다. 김현탁 미국 윌리엄앤메리대학 연구교수는 지난 18일(현지시간) 콜로라도 컨벤션센터에서 열리고 있는 2026 미국물리학회에서 '금속 산화막 반도체 장효과 트랜지스터(MOSFET) 기반 실용적인 1백만큐비트 양자 컴퓨터'를 발표했다. 김현탁 연구교수는 "이번에 발표한 모스펫 큐비트는 지금까지 저온 고진공 에러를 가지는 큐비트와는 달리 상온 상압에서 에러가 없는 모스펫 기반의 양자컴퓨터 아키텍처"라고 소개했다. 이날 발표장에는 150명 정도의 전세계 양자 전문가가 참관했다. 발표 후 세션 의장 등 전문가들도 관심을 갖고 질문을 이어 갔으며, 세션 뒤에는 "나이스 톡"(좋은 발표)이라는 평가도 받았다고 김 연구교수는 언급했다. 모스펫 큐비트는 게이트에 에너지를 가하지 않고(0V) 로우상태(Low state)와 하이상태(High state)가 공존하는 중첩을 구현하는 것이 핵심이다. 모스펫에 전류가 흐르지 않기 때문에 매우 안정적이어서 에러가 일어나지 않는다는 것. 디지털 시스템에서는 0V(전기적으로 로우 상태)인 파동상태와 5V(전기적으로 하이 상태)인 입자상태가 독립적으로 존재하지만, 모스펫 큐비트를 만들면 양자컴퓨터의 병렬 아키텍처가 가능하다는 것. 중첩 또한 거시세계에서 인위적으로 만들 수 있다는 것이다. 포스펫 큐비트로 양자 컴퓨터를 만들 경우 현재 과학기술계 골칫거리인 에러 교정이 필요 없게 된다. 사실 이 같은 에러 때문에 논리 큐비트 하나를 만드는데 약 1,000개의 물리 큐비트가 필요하다. 만약 100개의 논리 큐비트를 만든다면 10만 개의 물리 큐비트가 있어야 한다. 김현탁 연구교수는 "모스펫으로 이 문제를 해결했다. 특히, 모스펫 큐비트는 상온 상압에서 동작하기 때문에 상제리어 같은 큰 시스템이 불필요하다"고 말했다. 모스펫 큐비트는 중첩 붕괴가 없으며 에러가 없기 때문에 인버터, C-Not, 토폴리, 스왑 등 모든 게이트 제작이 가능하다고 김 연구교수는 부연 설명했다. 김 연구교수는 "나노 급 반도체 공정으로 큐비트를 만들수 있다. 이는 양자 칩 QPU를 반도체 공정으로 만들 수 있다는 의미"라며 "예를 들면 삼성 2나노 공정으로 양자컴퓨터의 두뇌인 QPU 칩을 만든다면 우리나라가 이 분야 리딩 국가가 될 것"이라고 설명했다. 다양한 확장도 강조했다. 김 연구교수는 "3차원 이상의 텐서곱과 같은 복잡한 계산이나 비대칭형 공개키 암호화 알고리즘(RSA) 기반의 큰 수의 소인수 분해를 쉽게 할 수 있다. 양자내성암호(PQC)를 위한 새로운 암호체계나 신약 개발, 딥런닝 및 머신런닝 인공지능, 최적화 등에도 사용할 수 있다. 휴머노이드 로봇에도 양자 칩이 사용될 것으로 보인다"고 강조했다. 김현탁 연구교수는 한국전자통신연구원(ETRI)서 금속-절연체 전이(MIT) 현상을 세계 최초로 실험적으로 규명했다. 2024년엔 상온초전도 연구결과를 미국물리학회에 발표했다. 현재 미국 윌리엄앤메리대학 연구교수로 재직 중이다.

2026.03.20 19:15박희범 기자

인도, 수년 내 2나노 반도체 도전…첨단 제조 전환 선언

인도가 수년 내 첨단 반도체 생산에 나선다는 계획을 밝혔다. 블룸버그는 인도가 28nm(나노미터, 10억분의 1m) 공정에서 2나노 공정으로의 전환을 추진하고 있다고 현지시간 14일 보도했다. 아슈위니 바이슈나우 인도 연방 기술부 장관은 이날 타임스그룹 글로벌 비즈니스 서밋에서 "28나노 칩 생산에서 2나노로 전환하는 것이 목표"라며 "서두르지 않고 단계적으로 추진하겠다"고 말했다. 뉴델리는 조만간 새로운 반도체 제조 육성 정책을 발표할 예정이다. 새 정책에는 추가 자금 지원이 포함되며, 특히 반도체 설계 분야에 초점을 맞춘다. 최소 50개 이상의 인도 딥테크 기업이 참여할 것으로 예상된다. 올해 안에 인도 내 3개 반도체 공장이 상업 생산을 시작할 예정이다. 이는 인도가 본격적인 제조 기반을 구축하는 첫 단계로 평가된다. 현재 인도의 반도체 산업은 초기 단계다. 정부는 100억달러 규모의 펀드를 조성해 반도체 육성 프로그램을 지원해 왔다. 이를 통해 조립·패키징·테스트 중심의 여러 프로젝트가 진행되고 있다. 글로벌 기업도 인도 진출에 나섰다. 마이크론은 나렌드라 모디 총리의 고향인 구자라트주에 공장을 설립했다. 타타그룹 역시 국내에서 실리콘 웨이퍼를 생산할 10개 제조업체 가운데 하나로 참여하고 있다. 인도 정부는 설계 중심의 기존 생태계를 넘어 첨단 공정 제조 역량까지 확보해 기술 산업 전반을 확장한다는 전략이다. 2나노 공정 도전이 현실화될 경우, 인도는 글로벌 반도체 공급망에서 새로운 변수로 부상할 가능성이 있다.

2026.02.16 11:55전화평 기자

삼성전자 "파운드리 2나노 하반기 양산 순항"…미·중 고객 수주 확대

삼성전자가 2nm(나노미터, 10억분의 1m) 공정을 중심으로 한 선단 파운드리(반도체 위탁생산) 기술 개발과 고객 수주가 순조롭게 진행되고 있다고 밝혔다. 테슬라 수주 이후 미국과 중국 대형 고객사들과의 협업 논의도 확대되고 있으며, 인공지능(AI) 응용처를 중심으로 수주 과제가 빠르게 늘고 있다는 설명이다. 삼성전자는 29일 2025년 4분기 실적 발표 콘퍼런스콜에서 "2나노 공정은 하반기 양산을 목표로 수율과 성능 목표를 달성하며 순항 중"이라며 "고객사들과 BPA(Benchmark Performance Assessment) 평가 및 협업을 병행하고 있고, 양산 전 기술 검증도 계획대로 진행되고 있다"고 전했다. 삼성전자는 모바일과 고성능컴퓨팅(HPC) 고객을 대상으로 제품 및 사업화 협업을 확대하고 있다. 특히 테슬라 수주 이후 미국과 중국의 대형 고객들과 AI 응용처 중심의 과제를 논의 중이며, 2나노 관련 수주 과제는 전년 대비 30% 이상 증가할 것으로 기대하고 있다. 차세대 공정인 1.4나노는 2029년 양산을 목표로 주요 마일스톤을 차질 없이 수행 중이다. 삼성전자는 이를 통해 고객사의 조기 설계 착수와 선단 공정 생태계 선점을 추진한다는 전략이다. 로직·파운드리·메모리·패키징을 아우르는 '턴키(Turnkey)'를 시스템반도체 경쟁력 강화의 핵심으로 제시했다. 턴키는 반도체 설계부터 파운드리, 메모리, 패키징까지 전 공정을 통합 제공하는 서비스다. 이를 통해 삼성전자는 올해 두 자리수 이상 매출 성과를 목표로 한다. 삼성전자는 보도자료를 통해 "파운드리는 첨단 공정 중심으로 두 자리 이상 매출 성장과 손익 개선을 추진할 방침"이라며 "하반기에는 2나노 2세대(SF2P) 공정이 적용된 신제품을 양산하고, 4나노의 성능 및 전력을 최적화해 기술 경쟁력을 지속 강화할 계획"이라고 설명했다.

2026.01.29 13:51전화평 기자

삼성전자, '맞춤형 HBM' 두뇌에 2나노 첫 적용…성능 우위 총력

삼성전자가 고객사 맞춤형(커스텀) HBM 시대에 대응하기 위한 또 한번의 기술 혁신에 나선다. HBM의 '두뇌' 역할을 담당하는 로직(베이스) 다이에 최첨단 파운드리인 2나노미터(nm) 공정을 적용할 계획인 것으로 파악됐다. 앞서 삼성전자는 올해 상용화를 앞둔 HBM4(6세대 HBM)용 로직 다이에 경쟁사 대비 고도화된 4나노 공정을 적용한 바 있다. 차세대 제품에서도 초미세 공정을 통한 성능 우위를 지속하려는 전략으로 풀이된다. 21일 업계에 따르면 삼성전자는 커스텀 HBM용 로직 다이를 최대 2나노 공정으로 설계하고 있다. HBM은 여러 개의 D램을 수직으로 적층해 연결한 코어 다이와, 코어 다이 아래에서 컨트롤러 기능을 담당하는 로직 다이로 구성돼 있다. 로직 다이는 HBM과 GPU 등 시스템반도체 PHY(물리계층)으로 연결해 데이터를 고속으로 주고받을 수 있게 만든다. HBM 공정이 고도화될수록 로직 다이에 적용되는 기술 역시 빠르게 발전해 왔다. 일례로, 올해 정식 양산을 앞둔 HBM4부터는 로직 다이가 기존 D램 공정이 아닌 파운드리 공정을 통해 제조된다. 파운드리 공정이 D램 공정 대비 성능 및 전력 효율성 강화에 유리하기 때문이다. 삼성전자의 경우 HBM4용 로직 다이에 4나노 공정을 적용했다. 칩 개발 및 양산은 DS사업부 내 시스템LSI, 파운드리가 각각 담당했다. 대만 TSMC의 12나노 공정을 채택한 SK하이닉스 대비 성능적인 면에서 우위를 차지하기 위한 전략이었다. 더 나아가 삼성전자는 커스텀 HBM용 로직 다이를 기존 4나노에서 최대 2나노 공정으로 설계하고 있는 것으로 파악됐다. 커스텀 HBM은 고객사가 원하는 기능을 로직 다이에 맞춤형으로 탑재하는 개념이다. 2나노는 현재 상용화된 파운드리 공정 중 가장 최첨단에 해당한다. 앞서 삼성전자는 지난해 4분기 SF2(1세대 2나노) 공정 기반의 자체 모바일 AP(애플리케이션프로세서) '엑시노스 2600'을 양산하면서 본격적으로 2나노 공정에 발을 들인 바 있다. 반도체 업계 관계자는 "삼성전자가 시스템LSI사업부 내에 지난해 신설된 커스텀SoC(시스템온칩)팀 주도로 커스텀 HBM용 로직다이를 설계 중"이라며 "다양한 고객사 수요 대응을 위해 4나노에서 2나노까지 포트폴리오를 구성하고 있다"고 말했다. 삼성전자는 최첨단 로직 다이를 무기로 엔비디아·AMD·브로드컴·AWS(아마존웹서비스)·오픈AI 등 글로벌 빅테크를 맞춤형으로 적극 공략할 계획이다. 특히 2나노 로직 다이를 적용한 커스텀 HBM은 초고성능 AI 가속기 분야에서 수요가 높을 것으로 예상된다. 커스텀 HBM이 활발히 적용되는 시점은 HBM4E(7세대 HBM)부터로 전망된다. HBM4E는 내년 출시될 가능성이 유력하다. 이에 맞춰 삼성전자는 로직 다이 공정 고도화는 물론 최첨단 패키징 기술인 하이브리드 본딩 적용 등을 추진하고 있다.

2026.01.21 13:38장경윤 기자

"삼성 2나노 공정으로 3년내 QPU 상용화....양자노트북 곧 볼 것"

"삼성전자 2나노 공정으로 3년내 금속-산화막-반도체 전계효과 트랜지스터(MOSFET) 기반 실용적인 양자컴퓨터용 프로세서(QPU) 제작이 가능하다." 한국전자통신연구원(ETRI) 출신인 김현탁 미국 윌리엄 앤 메리(W&M) 대학 연구교수가 내년 3월 18일 미국 덴버 코로라도 컨벤션센터에서 개최하는 미국물리학회 학술대회에서 이 같은 내용을 공개한다. 미국물리학회는 지난 주말 김현탁 연구교수의 '수백만 큐비트를 갖춘 실용적인 MOSFET 기반 양자컴퓨터'라는 제목의 연구논문 초록을 공개했다. 이 기술이 과학기술계서 검증되면 3~5년내에 양자 노트북이나 양자 스마트폰이 현실화될 수 있을 것으로 전망됐다. 김 교수는 "상온상압에서 에러없이 양자 알고리즘을 구동할 수 있는 MOSFET 큐비트 기반의 양자컴퓨터(QC)용 퀀텀 프로세서(QPU) 아키텍처를 내년 3월 세계 처음 공개할 예정"이라며 "이 아키텍처는 쇼어(Shor)의 소인수 분해 양자 알고리즘으로 N=15 문제를 풀어 가능성을 입증했다"고 말했다. MOSFET은 트랜지스터의 일종으로 스마트폰을 포함한 모든 종류의 컴퓨터에 이 방식이 쓰인다. 양자컴퓨터는 양자역학의 원리이자 특성인 중첩과 얽힘 현상을 이용해 복잡한 계산을 고전 컴퓨터보다 빠르게 수행할 수 있다. 실제 구글은 '105큐비트 윌로우 QPU로 슈퍼컴퓨터가 3.2년 걸릴 계산을 단 2시간만에 해결 했다고 발표했다. 양자컴퓨터는 또 암호해독, 인공지능, 신약개발, 금융과 같은 곳에서 제기된 최적화 문제뿐만 아니라 인공지능(AI) 기반 휴머노이드 로봇에도 적용할 수 있다. 하지만 이를 제대로 구현하기 위해선 해결해야 할 문제가 적지 않다. 초전도 방식은 초극저온에서 동작한다. 큐비트가 늘수록 배선 병목이 일어나기 쉽다. 오류정정도 풀어야 할 숙제다. 이온트랩 방식은 스케일링 확대가 어렵고, 중성원자는 오류정정 문제, 다이아몬드 NV 방식은 스핀 제어와 집적에서 병목현상이 일어난다. "MOSFET 큐비트는 에너지를 가하지 않아 중첩 붕괴도, 에러도 없어" 김현탁 연구교수는 "에너지를 가하지 않고도 중첩 가능한 MOSFET 기반 큐비트를 구현한 것"이라며 "MOSFET 큐비트는 에너지를 가하지 않았기 때문에 중첩의 붕괴가 없으며 에러가 없어 매우 신뢰도가 높다"고 설명했다. 김 교수는 "MOSFET 큐비트는 얽힘뿐만 아니라 여러 중요한 게이트인 인버터나 C-Not, 토폴리(Toffoli),스왑(Swap) 등도 가능하다"며 "필요한 모든 게이트를 만들 수 있다"고 부연 설명했다. 인버터는 0과 1 뒤집기, CNOT는 조건부 뒤집기, 토폴리는 두 조건이 참이면 뒤집기, 스왑은 두 큐비트 상태 자리 바꾸기다. 이는 양자컴퓨터 구성 플랫폼을 모두 갖춘 것을 의미한다. 김현탁 연구교수는 또 QPU의 가장 큰 특징 가운데 하나는 현재의 반도체 공정으로 100만 큐비트 이상도 실용화 수준으로 구현할 수 있다고 주장했다. 김 교수는 "삼성 2 나노 반도체 공정기술과 접목 가능하다. 1년 설계, 2년 제조 및 시험 기간을 합해 3년이면 QPU를 만들 수 있다. QPU가 만들어지면 양자 컴퓨터 구현은 어렵지 않다"며 "멀지않아 양자 노트북과 양자 스마트폰과 양자 휴머노이드 로봇 시대를 열 수 있다"고 강조했다. "상용화되면 소인수분해 이용하는 RSA 암호도 해독 가능해질 것" 이외에 김 연구교수는 양자컴퓨터가 상용화되면 현재 사용중인 큰 수의 소인수분해를 이용하는 RSA 암호(리베스트-샤미르-애들먼)도 해독 가능해진다고 덧붙였다. 김현탁 연구교수는 "인간이 손으로 계산할 수 있는 모든 계산은 컴퓨터도 할 수 있다"는 학계 격언을 비유로 들며 "이에 대한 대안으로 과학기술계가 수학기반 양자내성암호(PQC)를 개발 중이지만, 가까운 미래 암호 체계는 '수학 및 물리 기반'이 돼야 한다"고 주장했다. 한편 김현탁 교수는 한국전자통신연구원에서 금속-절연체 전이(MIT) 연구 프로젝트를 20년 수행하며, 물리학 미해결 난제인 모트 금속-절연체 전이 현상을 세계최초 실험적으로 규명했다. 2024년엔 상온초전도 연구 결과를 미국물리학회에 발표, 세계적으로 주목받았다. 지난 지난 2008년 ETRI MIT 연구팀을 주도하던 김 연구교수는 금속성분과 절연성분이 공존하는 중첩상태에서의 모트 금속-부도체 전이 현상(MIT)을 세계 최초로 밝혀냈다. 또 MIT 진동을 최초로 측정하고 그 진동이 약 30분정도 지속하는 '모트큐비트'를 만들어 2021년 미국물리학회에 발표하기도 했다. 그러나 당시 중첩이 감쇠돼 사라지는 현상 때문에 상용화로 이어지지는 못했다.

2025.12.23 10:08박희범 기자

삼성 파운드리 "2나노 공정 본격화...적자 폭 대폭 축소"

삼성전자가 2nm(나노미터, 10억분의 1m) 공정을 앞세워 파운드리(반도체 위탁생산) 실적 반등에 성공했다. AI·HPC 수요 급증으로 선단 공정 수주가 늘면서 3분기 파운드리 매출이 역대 최대를 기록했고, 상반기 이어지던 적자 폭도 눈에 띄게 줄었다. 삼성전자는 4분기 2나노 1세대 양산에 돌입하며 내년 테일러 팹 가동으로 성장세를 이어갈 계획이다. 삼성전자는 30일 3분기 실적 발표 컨퍼런스콜에서 “3분기에는 지난 분기 발생한 일회성 비용이 감소하고, 선단 공정 가동률이 개선되며 원가 절감 효과가 더해져 적자 폭이 대폭 축소됐다”고 밝혔다. 회사 측은 “2나노 공정을 중심으로 역대 최대 수준의 수주 실적을 달성했고, 주요 고객사의 HPC(고성능 컴퓨팅)·AI 수요가 확대되면서 매출이 전분기 수준을 유지했다”고 설명했다. 오는 4분기에는 2나노 공정이 본격적으로 양산에 돌입한다. 삼성전자는 “4분기에는 2나노 1세대 공정을 적용한 신제품의 본격 양산이 시작된다”며 “미국과 중국 주요 거래선의 HPC·오토(자동차용) 수요 확대에 따라 매출 증가와 함께 가동률·원가 효율 개선이 이어질 것”이라고 말했다. 또 “AI와 HPC 수요가 여전히 견조한 만큼 첨단 공정 비중을 지속 확대해 안정적인 성장을 추진하겠다”고 덧붙였다. 미국 테일러 팹 2026년 가동…내년 AI·HPC 수요 확대 이어져 삼성전자는 미국 텍사스 테일러 지역에 건설 중인 신규 팹을 내년 2026년부터 본격 가동할 계획이다. 회사는 “미국 내 다양한 고객들에게 첨단 반도체를 공급하기 위한 테일러 팹의 건설 마무리 및 설비 투자를 진행 중”이라며 “2나노 2세대, 17나노 CIS 등 신공정 양산 준비도 병행하고 있다”고 밝혔다. 또 “2026년에는 고객 확보와 연계한 탄력적 설비 투자 집행 기조를 유지하면서 캐팩스(CAPEX) 규모를 2024년 수준으로 확대할 것”이라고 설명했다. 삼성전자는 내년에도 AI·HPC 응용처 중심의 수요 확대가 이어질 것으로 내다봤다. 회사는 “모바일 시장은 정체될 수 있으나 AI와 HPC 수요가 꾸준히 증가해 2·3나노 공정이 성장을 주도할 것”이라며 “기술 경쟁력 강화를 위한 차별화된 공정 개발에 집중하겠다”고 밝혔다. 또 “미국 정부의 관세 정책 등으로 글로벌 공급망 불확실성이 상존하지만, 선단 공정 중심의 안정적 매출 성장 기조를 이어가겠다”고 강조했다.

2025.10.30 13:35전화평 기자

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