"HBM용 하이브리드 본딩은 아직 미완성"…기술적 난제는

"차세대 HBM에 하이브리드 본딩을 적용하면 여러 이점이 있으나, 이 기술은 아직 완성되지 않아 시간이 더 필요하다. 현재로선 CMP와 파티클이라는 두 가지 문제가 가장 큰 허들로 작용하고 있다." 문기일 SK하이닉스 부사장은 지난 26일 한양대학교 'SSA(Smart Semiconductor Academy)'에서 HBM용 하이브리드 본딩 기술에 대해 이같이 말했다. 이날 '어드밴드스 패키징 기술과 미래 전망'을 주제로 발표를 진행한 문 부사장은 "AI 산업 발전에 따라 메모리 패키징 기술도 제품의 성능과 용량을 극대화하는 방식으로 발전해 왔다"며 "HBM도 현재 범프를 쓰고 있으나 결국 하이브리드 본딩으로 나아가기는 할 것"이라고 설명했다. HBM은 여러 개의 D램을 수직으로 적층한 뒤, TSV(실리콘관통전극)으로 연결한 차세대 메모리다. 각각의 D램은 수십 마이크로미터(㎛) 수준의 작은 마이크로 범프를 통해 전기적으로 연결된다. 이 때 층마다 형성되는 범프의 수는 20만개에 달한다. 다만 기존 본딩 기술은 HBM 분야에서 점차 한계에 직면하고 있다. HBM의 D램 적층 수가 8단, 12단, 16단 순으로 점차 많아지는 반면, HBM 패키지의 두께는 크게 늘어나고 있지 않기 때문이다. 내년 양산될 HBM4의 두께가 775마이크로미터로 이전 세대(720마이크로미터) 대비 늘어날 예정이기는 하나, 임시 방편의 성격이 강하다. 때문에 업계는 칩과 웨이퍼의 구리 배선을 직접 붙이는 하이브리드 본딩을 대안 기술로 개발해 왔다. 해당 기술은 범프를 쓰지 않기 때문에, HBM의 패키지 두께를 크게 줄일 수 있다는 이점이 있다. TSV의 간격을 줄일 수 있어 칩 사이즈 축소에도 유리하다. 당초 업계는 HBM4에 하이브리드 본딩 기술이 적용될 것이라고 예상해 왔다. 그러나 HBM4 패키지 두께 완화, 하이브리드 본딩 기술의 미성숙 등으로 여전히 기존 본딩 기술이 채택될 가능성이 높은 상황이다. 문 부사장은 "칩과 칩을 직접 붙이기 위해서는 표면이 굉장히 평평해야 하기 때문에 CMP(화학·기계적 연마) 공정을 거친다"며 "일반 제조 환경에서 요구하는 CMP의 평탄함 정도가 수십 나노미터(nm)인 데 반해, 하이브리드 본딩에서는 수 나노의 미세한 수준을 요구한다"고 설명했다. 그는 이어 "표면이 무작정 평탄해서도 안되고, 어떤 경우에는 디싱(오목하게 들어간 부분)을 고의적으로 수 나노 수준으로 형성하기도 한다"며 "웨이퍼 공정 이후의 패키징 공정에서 발생하는 파티클(미세오염)도 큰 문제"라고 덧붙였다. 패키징은 웨이퍼 상의 칩을 개별 다이(Die)로 분리하는 다이싱(Dicing) 공정을 거친다. 이 때 표면이 갈려나가면서 작은 파티클이 형성되는데, 이는 반도체 수율을 떨어뜨리는 악영향을 미친다. 문 부사장은 "기계적인 다이싱 공정에서는 기존 패키징 단에서는 상상도 할 수 없는 파티클이 발생하게 된다"며 "미세한 파티클을 계측하고, 이를 제거할 수 있는 기술이 필요해 공정적으로 수율 확보가 어려운 상황"이라고 밝혔다.