2040년 파운드리 공정 '0.3나노' 도달…삼성·TSMC 소자 구조 3D 진화
초미세 파운드리 공정이 오는 2040년 0.3나노미터(nm) 수준까지 도달할 전망이다. 이에 따라 삼성전자, TSMC 등도 반도체 내부 구조를 기존 2D에서 3D로 바꾸는 등 대대적인 변화를 시도할 것으로 예상된다. 반도체공학회는 11일 서울 파르나스 호텔에서 '반도체 기술 로드맵 포럼'을 열고 차세대 반도체 기술의 발전 동향 및 전망을 제시했다. ■ 첨단 파운드리 공정, 2040년 0.3나노미터 도달 반도체공학회가 주최한 이번 포럼은 국내 반도체 산업의 기술 발전 로드맵 및 비전을 수립하고자 마련됐다. 현재 반도체 산업에 대한 분석은 최대 10년 후의 단기, 혹은 중기적 전망에만 초점을 두고 있다는 한계가 있다. 이에 학회는 보다 장기적인 관점에서 15년 후의 미래 반도체 산업을 예측하기 위한 로드맵을 수립해 왔다. 로드맵은 기술 분야에 따라 ▲소자 및 공정기술 ▲인공지능반도체 ▲무선연결반도체 ▲광연결반도체 등 네 가지로 나뉜다. 먼저 소자 및 공정기술 분야에서는 오는 2040년 개발될 것으로 예상되는 0.3나노미터급 공정을 위한 차세대 기술을 다룬다. 현재 반도체 트랜지스터 구조는 핀펫(FinFET)에서 GAA(게이트-올-어라운드)로 진화하는 과정을 거치고 있다. GAA는 전류가 흐르는 채널을 3면으로 활용하던 핀펫과 달리, 4면을 활용해 성능 및 전력효율성이 높다. 향후에는 이 구조가 'CFET'으로 발전할 것으로 전망된다. CFET은 가장 최근 상용화된 트랜지스터 구조인 GAA(게이트-올-어라운드)를 또 한번 뛰어넘는 기술로, GAA를 수직(3D)으로 쌓아 올리는 구조다. 양준모 나노종합기술원 책임연구원은 "삼성전자가 3나노에 GAA를 선제적으로 도입했으나, 사실상 TSMC와 마찬가지로 2나노에서부터 GAA를 본격적으로 적용할 것"이라며 "2040년에는 0.3나노 공정까지 도달하기 위해 CFET 및 3D 집적화 기술을 기반으로 하는 회로 기술이 개발돼야 한다"고 설명했다. ■ D램서도 내부 구조, 핵심 소재 대대적 변화 메모리 산업에서는 D램의 선폭이 내년 12나노급에서 2040년 7나노급으로 발전할 것으로 예상된다. 또한 11나노급 D램부터는 트랜지스터 구조가 'VCT(수직 채널 트랜지스터)'로 변경될 것으로 보인다. VCT는 트랜지스터를 수직으로 배치해, 데이터를 저장하는 셀 면적을 크게 줄이는 기술이다. D램의 핵심 구성 요소인 커패시터(전하를 일시적으로 저장하는 소자)용 물질도 변화가 예상된다. 기존 커패시터에는 지르코늄(Zr), 하프늄(Hf), 알루미늄(Al) 등이 쓰였다. 다만 3D D램에서는 페로브스카이트(Perovskite), 스트론튬타이타늄산화막(STO) 등 대체재로 개발되고 있다. 3D D램은 셀 자체를 수직으로 적층하는 D램으로, 2031년 이후에나 상용화에 도달할 것으로 전망되는 차세대 기술이다. 인공지능 반도체 기술 분야에서는 2025년 현재 10 TOPS/W에서 2040년 학습용 프로세서는 1천TOPS/W, 추론용 반도체는 100 TOPS/W 까지 발전할 전망이다. 광연결 반도체 기술 분야에서는 2025년 현재 레인 당 100Gbps에서 2040년까지 PAM4 변조 방식을 기반으로 800Gbps으로 발전할 것이다. 나아가 시스템 간 연결을 위해서는 8레인 통합을 통해 6천400Gbps까지 데이터 전송율이 증가할 전망이다. 무선연결 반도체 기술 분야에서는 2025년 현재 7Gbps 수준의 데이터 전송율이 밀리미터파 및 배열안테나의 적용 등을 통해 1천Gbps까지 발전할 전망이다.
