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양자 보안 시대, NPU가 핵심 인프라로 떠오르는 이유

양자컴퓨터 시대를 대비한 양자내성암호(PQC) 전환이 본격화되면서, NPU(신경망처리장치)가 차세대 보안 인프라의 핵심 요소로 부상하고 있다. NPU가 PQC 연산을 직접 수행하는 것은 아니지만, PQC 도입으로 증가하는 시스템 부담을 흡수하는 역할을 맡으면서 존재감이 커지고 있다는 평가다. PQC는 기존 암호 체계를 대체하는 차세대 보안 기술로, 양자컴퓨터 환경에서도 안전성을 유지하는 것을 목표로 한다. 그러나 PQC는 대규모 행렬·다항식 연산을 요구해 연산량과 전력 소모가 크게 늘어나게 된다. 이로 인해 인증, 통신, 업데이트 과정에서 CPU 부담이 증가한다. 특히 엣지 디바이스 환경에서는 성능 저하와 지연이 문제로 지적된다. PQC 도입이 만든 시스템 부담 30일 반도체 업계에서는 PQC로의 전환을 단순한 암호 알고리즘 교체가 아니라 시스템 설계 전반의 문제로 보고 있다. 연산량 증가로 인한 CPU 병목을 어떻게 완화하느냐가 PQC 도입의 현실성을 좌우한다는 분석이다. PQC를 위한 암호 연산 자체는 여전히 CPU와 HSM(하드웨어 보안 모듈), TPM(하드웨어 기반 보안 칩) 등 보안 영역에서 수행된다. 신뢰 경계와 보안 요구사항 때문이다. NPU가 PQC 연산을 직접 처리하는 구조는 아닌 셈이다. 문제는 PQC 도입으로 인해 CPU에 연산이 집중된다는 점이다. 이를 그대로 둘 경우 시스템 전체의 효율과 안정성이 급격히 떨어질 수 있다. 이 때문에 업계에서는 PQC 전환 과정에서 연산 부하를 분산할 수 있는 구조가 필요하다는 지적이 나온다. NPU, 연산을 대신하지 않고 부담을 나눈다 이 과정에서 NPU의 역할이 부각되고 있다. NPU는 AI 추론을 위해 설계된 가속기로, 저지연과 전력 효율이라는 구조적 강점을 갖는다. 김현호 AMD 재팬 연구원은 “NPU의 가치는 단순한 성능 수치보다 저지연과 전력 효율에 있다”며 “PQC처럼 시스템 전반의 연산 부담을 키우는 기술이 도입될수록 이런 특성이 더욱 중요해진다”고 설명했다. NPU는 AI·데이터 처리 등 기존 CPU 워크로드 일부를 오프로딩함으로써 CPU가 암호 연산에 집중할 수 있는 여유를 만든다. 오프로딩은 CPU 부담을 다른 가속기로 분산하는 구조를 의미한다. 김 연구원은 “NPU가 PQC 연산을 직접 수행하는 것은 아니지만, 그 과정에서 발생하는 유사한 연산 부담을 분산시켜 시스템 차원에서 PQC를 가능하게 한다”고 말했다. 업계에서는 PQC 연산과 NPU 연산이 구조적으로 유사한 점이 많지만 완전히 동일하지는 않다고 보고 있다. 이로 인해 NPU의 역할이 단순화돼 전달되는 경우도 있었지만, 시스템 관점에서 보면 PQC 전환 흐름 속에서 NPU가 자연스럽게 핵심 인프라로 자리 잡고 있다는 분석이 나오는 이유다. 다만 국내 업계에서는 보다 신중한 시각도 제기된다. NPU가 PQC 구현의 중심으로 보기에는 다소 이르다는 의견이다. 오히려 PQC 병목 해결의 현실적인 방법으로 NTT(Number Theoretic Transform) 최적화를 제시했다. 국내 팹리스 ICTK 관계자는 “PQC 성능의 핵심 병목은 여전히 다항식 연산, 특히 NTT 최적화에 있다”며 “현재로서는 CPU와 전용 암호 가속기를 중심으로 성능을 끌어올리는 접근이 가장 현실적”이라고 말했다. 이어 “NPU는 시스템 부하 완화 측면에서 의미가 있지만, PQC 구현의 중심 축으로 보기는 이르다”고 덧붙였다.

2025.12.31 09:09전화평 기자

SK하이닉스, GPU 넘는 메모리 중심 AI 가속기 구상

인공지능(AI)이 답을 내는 데 시간이 걸리는 진짜 이유가 '메모리 부족'이라 보고, SK하이닉스가 메모리 중심 가속기를 연구 중이다. 그래픽처리장치(GPU)보다 메모리를 훨씬 많이 탑재해 대형 언어모델(LLM) 추론 속도를 끌어올리겠다는 계획이다. 주영표 SK하이닉스 연구위원은 24일 서울 강남구 코엑스에서 진행된 제8회 반도체 산·학·연 교류 워크숍에서 'AI 시대를 위한 미래 메모리 솔루션 형성'이라는 제목으로 이같은 내용을 발표했다. 그는 “GPU와 다른 연산·메모리 비율을 갖는 추론형 가속기 구조를 고민하고 있다”며 “연산기보다는 메모리를 훨씬 더 많이 탑재해, 데이터 접근 대역폭을 극대화하는 방향으로 연구가 진행 중”이라고 밝혔다. “GPU보다 메모리를 더 많이 탑재한 추론형 가속기” 주 연구위원이 밝힌 추론형 가속기 구조는 메모리 특화 가속기다. 이 칩은 기존 GPU 대비 메모리 비중을 대폭 높인 추론형 칩이다. 패키지당 메모리 용량을 확대하, 메모리-연산기 간 접점 면적(쇼어라인)을 넓혀 연산기에 더 많은 대역폭을 공급하는 것이 목표다. 즉, 칩당 메모리 용량을 대폭 키우는 동시에, GPU가 메모리 병목 없이 데이터를 빠르게 공급받을 수 있게 하는 것이 핵심이다. 그는 “기존에는 중앙에 GPU, 주변에 HBM(고대역폭메모리)을 배치했지만, 앞으로는 HBM보다 더 많은 메모리를 탑재하고 인터페이스 쇼어라인을 확대해 대역폭을 극대화하는 구조를 지향한다”고 설명했다. LLM 추론 병목의 본질은 '연산' 아닌 '메모리' 메모리 특화 가속기가 필요한 이유로는 병목 현상을 지목했다. AI 추론 과정에서 메모리 병목이 GPU 효율을 크게 떨어뜨린다는 이유에서다. 주 연구위원은 “LLM 디코드 단계는 GPU 연산 자원을 20~30%밖에 활용하지 못한다”며 “대부분의 시간이 데이터를 읽고 쓰는 과정에 소모돼, GPU 성능이 아니라 메모리 대역폭이 병목으로 작용하고 있다”고 지적했다. 이러한 문제를 해결하기 위해 SK하이닉스는 HBM 외에 LPDDR(저전력 D램), 호스트 메모리 등과의 계층적 결합도 연구 중이다. 계층적 결합은 여러 종류 메모리를 계층으로 묶어, 데이터를 효율적으로 배치하고 이동시키는 방식이다. 필요한 데이터를 상황에 맞게 옮겨쓸 수 있다. 이를 통해 GPU가 LPDDR에 직접 접근하거나, CPU(인텔·ARM 기반) 메모리를 공유하는 방식으로 확장성을 확보한다는 구상이다. 그는 “AI 추론 환경의 병목은 이제 연산이 아니라 메모리 접근에 있다”며 “밴드위스(대역폭)를 극대화하기 위해 메모리-SoC 간 쇼어라인을 늘리고, 나아가 3D 적층 구조로 확장하는 방향이 유력하다”고 말했다. 이어 “업계 전반이 연산을 메모리 가까이 두는 구조로 전환 중"이라며 "하이닉스 역시 CXL·HBM·하이브리드 메모리 등 다양한 솔루션을 병행 연구하고 있다"고 덧붙였다.

2025.10.24 17:43전화평 기자

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